FPGA入门：Verilog/VHDL语法学习的经验之谈

本文节选自特权同学的图书《FPGA/CPLD边练边学——快速入门Verilog/VHDL》
书中代码请访问网盘：http://pan.baidu.com/s/1bndF0bt

FPGA/CPLD器件的设计输入有很多种方式，如绘制原理图、编写代码或是调用IP核。早期的工程师对原理图的设计方式情有独钟，这种输入方式应付简单的逻辑电路还凑合，应该算得上简单实用，但随着逻辑规模的不断攀升，这种落后的设计方式已显得力不从心。取而代之的是代码输入的方式，当今绝大多数的设计都采用代码来完成。

FPGA/CPLD开发所使用的代码，我们通常称之为硬件描述语言（Hardware DescriptionLanguage），目前最主流的是VHDL和Verilog。VHDL发展较早，语法严谨；Verilog类似C语言，语法风格比较自由。IP核调用通常也是基于代码设计输入的基础之上，今天很多EDA工具的供应商都在打FPGA/CPLD的如意算盘，FPGA/CPLD的设计也在朝着软件化、平台化的方向发展，也许在不久的将来，越来越多的工程只需要设计者从一个类似苹果商店的IP核库中索取组件进行配置，最后像搭积木一样完成一个项目，或者整个设计都不需要见到一句代码。

FPGA入门：Verilog/VHDL语法学习的经验之谈

FPGA入门：Verilog/VHDL语法学习的经验之谈

FPGA入门：Verilog/VHDL语法学习的经验之谈

FPGA入门：Verilog/VHDL语法学习的经验之谈