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fpga论坛|fpga设计论坛»论坛 › › FPGA技术交流 › 学习verilog一段时间 小结
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楼主: TCL

学习verilog一段时间 小结

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youyouch 发表于 2010-10-11 10:49:30 | 显示全部楼层
同在学习中啊，楼主加油。。
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wxywxyno1 发表于 2010-10-13 22:44:39 | 显示全部楼层
发奋中。。。
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cappuccino137 发表于 2010-11-8 10:55:59 | 显示全部楼层
厉害！学习！
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littlepen 发表于 2010-11-13 09:31:50 | 显示全部楼层
谢谢分享拉了拉
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weibode01 发表于 2010-11-13 19:02:51 | 显示全部楼层
每个人的学习心得都不一样，不过还是可以借鉴的
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cch1987 发表于 2010-11-15 22:31:43 | 显示全部楼层
真是经验之谈啊
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weibode01 发表于 2010-11-16 12:28:38 | 显示全部楼层
还在这里呢、、、、、
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hunao2000 发表于 2010-12-9 16:59:48 | 显示全部楼层
新手学习中，好经验，值得
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longnv521 发表于 2010-12-10 13:12:46 | 显示全部楼层
正在学习中！一起学习！
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baihan1987 发表于 2010-12-12 21:18:03 | 显示全部楼层
只有for-loop语句是可以综合的？求教，我听我的老师说好像在综合的时候最好不要用for循环呀？
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