漫谈FPGA设计流程和IC设计流程

漫谈FPGA设计流程和IC设计流程

参考链接：https://zhidao.baidu.com/question/184359181.html


帮忙比较一下FPGA设计流程和IC设计流程

其实两者差别还是很大的，FPGA相对IC简单很多。

FPGA开发一般流程是：
        LOGIC-        调试-                综合-                管脚分配，时序约束等-                生成BIT文件-                下载。
IC一般流程是：
        CODE-        前仿真验证-        综合-                综合后仿真-                                版图-                        后仿真-        流片。

应该说FPGA开发流程相对比较模糊，许多CODE问题可以下载实现后在线调试，而IC则相对较严格很多，要在流片前消除所有问题，所以IC的验证就非常严格，而FPGA则相对没那么严格。

参考链接：https://blog.csdn.net/wordwarwordwar/article/details/80210275


EDA工具介绍（数字设计）

前记：
        在eetop论坛，或是其它站点上看到了很多介绍IC或者FPGA设计工具系统的资料，但是感觉都不是很综合。
        所以这里尝试做一个2012版的EDA工具介绍。

FPGA设计
        基本设计工具，QUARTUS, ISE, Synplify pro, Modelsim.
        主流FPGA器件主要是两家，Altera和Xilinx。
        所以两家的QUARTUS和ISE是FPGA设计流程中的基础。
        当然synplify pro也对各自有支持。
        Modelsim既有OEM版，也有SE版，行行种种，作为ISE设计流程中的无缝环节，用Modelsim SE是个不错的选择。

IC 设计工具
        基本设计工具：Verdi，DC，PT，FM，SoC Encounter，还有Calibre。

        世界三大EDA厂商一般指的是Cadence, Synopsys, Mentor Graphics，四强的话好包括Springsoft。
        就我个人的理解，Synopsys主要是强在前端，DC和PT是公认的标准。
        Cadence牛在后端，无论是RF, 数字，亦或是PCB级，它的后端布线工具都用的挺广的。
        MG的工具则有点分散，物理验证和参数提取的Calibre也是大多数公司采用的sign off 工具，而Modelsim也用的是相当广泛，最近CatapultC的SystemC综合工具也涌现出来和Synopsys的Synphony C Compiler来抗衡。
        个人的理解，MG工具的流行主要是在其平台友好性，几乎所有的工具都可以在windows上运行，而这一点是前两家难以做到的。
        Springsoft最突出的工具可能就是从Debussy过渡来的Verdi(现在已经是Verdi3了)，主要是用来做代码查错。

        代码查错的工具：
                Synopsys的LEDA(最简单),
                Springsoft的nLint，Spygalss（最全面，可以做CDC）
        仿真：
                Synopsys VCS，
                Cadence NC-Verilog, Verilog-XL，
                以及MG的Modelsim和Questasim（两者间命令上没有太大的差别，但是后者主要是针对各大验证方法学来的，对SystemVerilog支持更好）
        综合：
                S的DC，
                Cadence的Buildgates。
        时序：
                S的PT，
                Cadence的pearl
        Layout工具：
                Cadence的Virtuoso，
                Springsoft的laker
        P&R：
                S的ICC，Astro，
                Cadence的SoC Encounter(现在改为EDI)
        DRC, LVS,参数提取 :
                S的Herclues,StarRC(Herclues做物理验证，StarRC做参数提取)，
                Cadence Diva/Dracula/Assura（Assura需要单独装）
                以及MG的Calibre
        Spice工具：
                S的Hspice
                以及Cadecen的Spectre

--update(0810):

Synopsys 的设计部分是Galaxy Design System,
        验证部分是Discovery platform.

        从前到后的全流程设计，
                VCS,                 DC,                 DFTC,         Formality,                 Prtimetime,         TetraMAX(ATPG)
        后端的是，
                Hercules(DRC, LVS),         ICC(including Design Planning),         参数提取Star-RCXT.
        Sign off,
                STA是Primetime,
                SI是PT-SI,
                transistor仿真是Hsim(Nanosim, 都是FastSpice家族的，不同于Hspice和Spectre，不清楚具体区别)，
                power是Primerail(Astro-rail来的)

Cadence的全流程很多工具都没有接触到（ref_link）
        通过link中的右边栏的相关产品，可以发现encounter家族还是有很多和Synopsys的对应产品，只不过，都是encounter的名字。
        常说的APR工具其实是encounter design implementation(EDI) system。
        这才是比较专业的叫法。

mentor
        前面关于mentor的讲法不是很准确，固然和win有很强的相关性，但发现mentor的产品很多走的是验证路线。
        无论是功能仿真，还是PCB级或物理验证，都是验证的路线。
        物理验证当然是Calibre, mbistarchitect 也是业内用于做mbist做多的产品。

Verilog HDL模块的设计流程

参考李凡老师文档

参考链接：https://wenku.baidu.com/view/cd0 ... 23.html?from=search

EDA设计流程及其工具(精).pdf

FPGA设计流程

参考链接：https://wenku.baidu.com/view/cd0 ... 23.html?from=search

EDA设计流程及其工具(精).pdf

ASIC设计流程

漫谈FPGA设计流程和IC设计流程

参考链接：https://wenku.baidu.com/view/afa ... ?sxts=1552449424473

EDA设计流程.pdf


集成电路设计平台

1.使用语言： VHDL/verilog HDL
2. 各阶段典型软件介绍：
        输入工具：         Summit Summit 公司
        仿真工具：         VCS, VSS Synopsys 公司
        综合器：                 DesignCompile, BC Compile Synopsys 公司
        布局布线工具：         Preview 和Silicon Ensemble Cadence 公司
        版图验证工具：         Dracula, Diva Cadence 公司
        静态时序分析:         Prime Time Synopsys 公司
        测试：                 DFT Compile Synopsys 公司

参考链接：http://www.acconsys.com/cases/460/
                http://www.acconsys.com/cases/459/
                http://www.acconsys.com/cases/461/

FPGA设计验证解决方案
FPGA调试解决方案
FPGA评测业务


FPGA设计验证解决方案

目前FPGA的发展趋势非常迅猛，大容量高速度的FPGA芯片快速进入市场。
这为高性能的信号处理系统提供了非常好的条件。
设计师在FPGA中可以设计出速度更快，性能参数更佳的电路，从而完全取代原有的DSP+FPGA架构。
整个系统都放在FPGA内部实现，不但能节约空间，而且提高了系统集成度，为设计的验证也带来很多方便。

在设计方法上，也需要采用一些先进的设计和验证技术，使FPGA设计更加流畅，系统的开发更方便，验证更可靠。   

FPGA设计基于高级语言（VHDL或者是Verilog HDL语言，有时也可以是图形化设计工具，但是最终都是形成HDL语言）实现，所以FPGA设计本质上是一种软件，其次FPGA设计又是一种特殊的软件，是一种面向硬件设计的软件，因而具有硬件的显著特征。
首先高性能的EDA技术使得这种FPGA设计变得容易，其次目前高级的FPGA设计平台技术对于更高层次的语言也提供了强有力的支持。

设计创建过程

在设计创建过程，我们可以把复杂的电子系统分为控制部分和算法部分。 对于算法部分，例如滤波器，可以采用C/C++代码进行算法开发，然后采用高级语言综合技术直接生成相应的HDL代码。 而对于一些控制逻辑，可以采用HDL直接进行描述。 FPGA的接口部分则可以采用已有的IP实现。高性能的EDA技术使得这种FPGA设计变得容易，高级的FPGA设计平台技术对于更高层次的语言也提供了强有力的支持。

设计代码质量对整个FPGA系统的性能稳定可靠至关重要。 在长期的摸索中，有经验的设计师会根据以往的设计经验来避免设计代码中出现隐患。这些往往依赖于设计师的个人能力。而在FPGA设计越来越复杂的情况下，一个设计可能会需要多个人共同协作完成。因此，在设计创建过程中，我们可以利用静态检查的方法来对设计的代码质量进行控制。

高级语言综合工具Catapult C
采用了最先进的算法C综合环境，能够自动从纯ANSI C++或SystemC语言生成无误的RTL代码，并为设计师提供完善的算法分析图形界面和施加约束的机制，能够快速的把C/C++算法模型转换成HDL代码，进行硬件实现，其速度比传统的手工方法快20倍。设计师能够利用先进的分析能力使得硬件设计者可以充分和交互探索微架构和接口设计空间。设计师可以在不改代码的情况下可以生成满足各种设计需求的可与手工设计质量相媲美的高性能HDL硬件实现。

系统集成工具HDL Designer
HDL Designer Series为提高设计效率和设计质量提供了灵活手段和功能。通过图形化、文本或两者的组合，结合IP的引入，快速高效的创建设计，HDL可视化和统一的HDL风格和文档能力，版本管理为团队设计提供了基础，全面的VHDL、Verilog和mixed-HDL支持适应百万门的FPGA，ASIC和SoC设计。与仿真工具如QuestaSim和综合工具如Precision结合提供完整的FPGA/ASIC设计流程。

IP
Intellectual Property 称为知识产权，通常简单地称为IP. 随着设计复杂度的不断提高，同时为了更快地将产品推向市场，IP技术愈来愈受到业界的青睐。  这些基于业界标准接口的高度可配置性的IP模块，囊括了严格的业界兼容性和互用性标准，且对于软IP提供可配置的RTL源代码（VHDL和Verilog），对于硬IP则为加工流程提供了专门的GDSII版图数据，所有这些均为IP复用与集成提供了极为便捷的条件。

同时，奥肯思公司作为Mentor Graphics、Vivante、PLDA、INVIA、KiloPass公司在中国的合作伙伴，为国内客户提供以太网、GPU、PCIe、安全保密及非易失性存储器IP等产品，为应对复杂芯片设计提供了更为全面的解决方案。

设计验证过程
在验证前，需要根据设计规范对所有必须要验证的功能制订出详细的验证计划。而在验证过程中，负责验证的工程师必须根据验证计划，仔细的对每条功能进行验证。而每条功能又可能会分为多个验证点。因此，在验证平台上需要有能够对这些验证计划进行管理的部分。

覆盖率驱动技术是指以覆盖率的提高为目的来引导编写高效的测试例和验证平台，通过仿真器统计代码覆盖率和功能覆盖率进行覆盖率分析。如果覆盖率较低，说明验证的不够充分，只有覆盖率达到了期望的目标才能证明功能模块已经经过充分的验证。因此，FPGA验证过程中必须要包括覆盖率驱动的验证技术。

当前设计中另一个突出问题是如何保证时钟域数据交互的安全性与正确性。因为目前FPGA设计通常都包含多个时钟域，在实际硬件上，经常会遇到亚稳态的问题，然而亚稳态问题在通常的仿真过程中很难被暴露出来，因此导致当芯片生产出来之后才发现CDC（Clock Domain Crossing）问题，但昂贵的再次成本投入使得业界需要相应的EDA工具来预先发现这样的问题。

功能仿真工具QuestaSim
  QuestaSim 是Mentor Graphics公司基于多项行业领先技术、支持业界所有标准、面向复杂大规模FPGA/FPSoC/ASIC验证而推出的完整的验证平台，同时QuestaSim 也是目前市场上单一引擎的高性能验证解决方案，全面整合了包括测试自动化、ABV、CDV以及验证管理等在内的最新一代的验证技术，同时Questa也构成Mentor Graphics公司可扩展验证解决方案（Scalable Verification）的重要组成部分。

跨时钟域检查工具Questa CDC
Questa CDC正是基于业界面临的上述问题而提出的一整套跨时钟域验证解决方案。Questa CDC可自动识别设计中全部时钟域，包括派生信号与门控时钟，识别各种类型的CDC同步器，包括结构化的（2-DFF结构）和用户自定义的同步器，同时可突出显示缺少和不正确的CDC同步问题，检测并报告组合与时序再交错CDC信号。而且可自动产生CDC协议监测器，通过仿真验证电路设计是否满足CDC协议。这一系列详尽的检查可以很好地帮助设计工程实现针对多时钟电路设计中经常出现的亚稳态等问题的极早发现与修复，从而极大地节省项目成本。

设计实现过程
设计实现过程的主要目的把经过充分验证的HDL代码准确无误的转为FPGA的下载文件。 这个过程分为两个步骤：逻辑综合和布局布线。逻辑综合是利用逻辑综合工具把HDL代码转为门级网表。布局布线是利用FPGA厂商提供的布局布线工具对门级网表进行编译，生成最终的FPGA下载文件。在下载到FPGA内后，还需要利用在线调试工具对FPGA中的内容进行抓取，并观测其信号是否正确，进行在线验证。

从HDL代码到最终的下载文件需要经过逻辑综合和布局布线两个步骤，因此有可能会在这两个步骤中引入错误。这个错误有可能是工具造成的，也有可能是代码的缺陷。 为了能够完全避免这个问题，需要对逻辑综合和布局布线后的结果进行逻辑功能的比对，确保其最终的结果和经过验证后的HDL代码功能完全一致。

逻辑综合工具Precision
Precision是Mentor Graphics公司新一代的综合器，支持VHDL、Verilog、EDIF混合设计的逻辑综合与优化。在此基础上引入许多以往用于复杂ASIC设计的先进综合技术和新的高性能时序分析引擎。无边界优化技术克服了传统优化技术中模块边界和寄存器对设计优化造成的障碍，新的时序分析引擎可以实现最复杂时序结构的准确分析。Precision集强大功能和简单易用于一身，在最短时间完成高性能的FPGA设计。

逻辑等效性检查工具FormalPro
FormalPro为设计师提供逻辑等效性验证方法， 提供比仿真快的多的验证方式。它支持RTL和门级电路，可以在很短的时间内验证逻辑综合，DFT测试插入，时钟树综合，和ECO变化，以及布局布线后的网表逻辑变化。相比之下，动态仿真则要数小时甚至几天才能完成。当发现区别时，FormalPro提供强有力的调试手段确定原因，自动对应到相应电路，大幅度 缩短调试时间。

FPGA在系统调试工具DiaLite
FPGA在系统调试工具DiaLite主要利用FPGA内部丰富的memory单元，通过在用户电路中插入一些监视电路，把用户想要的信号暂存于内部的Memory中。当用户预先设定的条件被触发后，这些信号会通过jtag接口被导入PC机中进行调试。如果用户需要观测的信号比较多，DiaLite还可以外接一个1G bytes的外部存储模块，使用户可以观测到更多的需要观测的数据。

漫谈FPGA设计流程和IC设计流程

参考链接：https://blog.csdn.net/xiaoyangger/article/details/7658524

EDA三大头的恩怨细节


说到IC Design就离不开EDA TOOLS。
IC设计中EDA工具的日臻完善已经使工程师完全摆脱了原先手工操作的蒙昧期。IC设计向来就是EDA工具和人脑的结合。
随着IC不断向高集成度、高速度、低功耗、高性能发展，没有高可靠性的计算机辅助设计手段，完成设计是不可能的。
IC设计的EDA工具真正起步于80年代，1983年诞生了第一台工作站平台apollo；20年的发展，从硬件描述语言（或是图形输入工具）到逻辑仿真工具（LOGIC SIMULICATION），从逻辑综合（logic synthesis）到自动布局布线(auto plane & route)系统；从物理规则检测(DRC & ERC)和参数提取(LVS)到芯片的最终测试；现代EDA工具几乎涵盖了IC设计的方方面面，可以说，没有EDA工具，就没有现代IC设计。

提到IC设计的EDA工具就不能不说CADENCE公司。
随着COMPASS的倒闭，它成为这个行业名副其实的“老大”。
CADENCE提供了IC design中所涉及的几乎所有工具；同样使用它的工具所花费的金额和它的名气一样的巨大。
除CADENCE公司以外，比较有名的公司包括MENTOR,AVANTI,SYNOPSYS和INVOEDA。
MENTOR和CADENCE一样，是一个在设计的各个层次都有开发工具的公司，而AVANTI因其模拟仿真工具HSPICE出名，SYNOPSYS则因为逻辑综合方面的成就而为市场认可。

下面根据设计的不同阶段和层次来谈谈这些工具。
（1）输入工具(Design input)：
对自顶而下的（TOP-DOWN）设计方法，往往首先使用VHDL或是VERILOG HDL来完成器件的功能描述，代表性的语言输入工具有SUMMIT公司的Visual HDL和MENTOR公司的Renior等。
虽然很多的厂家（多为FPGA厂商）都提供自己专用的硬件描述语言输入，如ALTRA公司的AHDL，但所有的公司都提供了对作为IEEE标准的VHDL，VERILOG HDL的支持。
对自下而上的（DOWN-TOP）设计，一般从晶体管或基本门的图形输入开始，这样的工具代表性的有CADENCE公司的composer，VIEWLOGIC公司的viewdraw等，均可根据不同的厂家库而生成和输入晶体管或门电路相对应的模拟网表。
（2）电路仿真软件(Circuit simulation)：（分为数字和模拟两大类）。
电路仿真工具的关键在于对晶体管物理模型的建立，最切和实际工艺中晶体管物理特性的模型必然得到和实际电路更符合的工作波形。
随IC集成度的日益提高，线宽的日趋缩小，晶体管的模型也日趋复杂。
任何的电路仿真都是基于一定的厂家库，在这些库文件中制造厂为设计者提供了相应的工艺参数，
如TSMC0.18um Cu CMOS工艺的相关参数高达300个之多，可以用于数字仿真的工具有很多，先期逻辑仿真的目的只是为了验证功能描述是否正确。
对于使用verilog HDL生成的网表，CADENCE公司的verilog-XL是基于UNIX工作站最负盛名的仿真工具，而近年随PC工作站的出现，VIEWLOGIC的VCS和MENTOR公司的modelsim因其易用性而迅速崛起并成为基于廉价PC工作站的数字仿真工具的后起之秀。
对于VHDL网表仿真，CADENCE公司提供LEAFROG，SYNOPSYS公司有VSS，而MENTOR公司基于PC的MODELSIM则愈来愈受到新手们的欢迎。

PSPICE最早产生于Berkley大学，经历数十年的发展，随晶体管线宽的不断缩小，PSPICE也引入了更多的参数和更复杂的晶体管模型，使得它在亚微米和深亚微米工艺的今天依旧是模拟电路仿真的主要工具之一。
AVANTI是IC设计自动化软件的“英雄少年”，它的HSPICE因其在亚微米和深亚微米工艺中的出色表现而在近年得到了广泛的应用。
CADENCE公司的Spectre也是模拟仿真软件，但应用远不及PSPICE和HSPICE广泛。            
对于特殊工艺设计而言，由于它们使用的不是Si基bipolar或CMOS工艺，因而也有不同的设计方法和仿真软件，例如基于AsGa工艺的微波器件所使用的工具，较著名的有HP的eesoft等。
（3）综合工具(synthesis tools)：
用于FPGA和CPLD的综合工具包括有CADENCE的synplify，SYNOPSYS公司的FPGA express和FPGA compiler，MENTOR公司的leonardo spectrum。
一般而言不同的FPGA厂商提供了适用于自己的FPGA电路的专用仿真综合工具，比如ALTERA公司的MAXPLUS2仅仅适用它自己的MAX系列芯片；而foundation则为XILINX器件量身定做......
最早的IC综合工具应该是CADENCE的buildgates，而CADENCE最新版本的Envisia Ambit(R)则在99年在ASIC international公司成功用于240万门的设计。
使用较广泛的还有SYNOPSYS的design compiler和behavial compiler。
基于不同的库，逻辑综合工具可以将设计思想转化成对应一定工艺手段的门级电路，将初级仿真中所没有考虑的门沿gates delay反标到生成的门级网表中,返回电路仿真阶段进行再仿真。最终仿真结果生成的网表称为物理网表。
（4）layout工具和自动布局布线（auto plane & route）工具
CADENCE的design framework是常用的基于UNIX工作站的全定制设计的布局布线软件，和silicon ensemble ，Envisia place &route DSM（CADENCE的版图输入工具Virtuoso）
（5）物理验证（physical validate）和参数提取(LVS)工具依然可以分成为ASIC和FPGA两大类。
ASIC设计中最有名、功能最强大的是CADENCE的Dracula（这一句就当是在给CADENCE吹牛），
CADENCE的中文意译是韵律，大概是想说自己在捞钱的时候有着高雅从容的气度，有点欲盖弥彰的意思；抑或是说自己的产品都是艺术品，有点臭美的意思。
基于这样的思路，其组件的命名大多与艺术有关。Virtuoso就是艺术家，Diva就是歌剧中的女主角，Composer就是作曲家，Allegro就是乐章。
但是有2个异类。一个是模拟仿真组件Spectre，一个是版图验证组件Dracula；一个是幽灵，一个是吸血鬼，这2个东东的共性就是难缠，当然，依然不忘了“优雅”一词，移动都用飘或者飞的，也不知这2个名字是取给对手还是客户听的。（不过AVANTI也不是善茬儿，弄出了P&R组件Apollo和版图验证Hercules，一个太阳神一个大力神，都是帅哥+肌肉男，对小女生具有相同当量的杀伤力）
正如后面将要提到的，流片一次的费用动辄上万，实在是有钱人的游戏，为了保证每次能够不花冤枉钱，版图验证就尤其重要，具体包括设计规则检查DRC(Design Rule Check)、电气规则检查ERC(Electrical Rules Check)、版图原理图对比LVS(Layout Versus Schematic)、版图参数提取LPE(Layout Parameter Extract)、寄生电阻提取PRE(Parasitic Resistance Extraction)。
CADENCE的Dracula作为公认的版图验证标准，几乎全世界的IC公司都拿它来作为sign off的凭证，工具标价20万美刀，折合成人民币就要乘上个8.4的系数，吸血鬼的本性表露无遗。
CADENCE还提供了另外一套验证系统，Diva是整合在Virtuoso环境内的，言下之意，就是free的，看上去有些搬起石头砸自己的脚，其实不然。
天下没有免费的午餐，Diva在验证小面积的layout时，速度较快，同时由于采取on-line交互方式，界面友好，易于上手。但缺点是做大型晶片或whole chip无法进行完整验证，这个时候还是需要基于batch-running方式的Dracula粉墨登场。
Diva只适合教学使用，培养出大批的CADENCE操作员，结合它的中文意义，正是一招美人计：
歌剧女主角动感撩人，作为香喷喷的诱饵吸引鱼儿上钩，然后吸血鬼打扫战场，怎么看都像是一出倩女幽魂。正所谓“十里平湖霜满天，寸寸青丝愁华年，形单对月望相伴，只羡鸳鸯不羡仙”，好诗啊好诗—跑题了。
相对来说，MENTOR公司势头很猛的Calibre就朴素的多，这一点从名字上就能看出来。
值得注意的是，在同一环境下运行CADENCE的Virtuoso，可以发现里面同样整合了Calibre的菜单，“没有永远的敌人，只有永恒的利益”，确实是经过又一次事实证实的真理。

AVANTI的STAR-RC也是用于物理验证的强力工具，而Hercules则是其LVS的排头兵。
如同综合工具一样，FPGA厂商的物理验证和参数提取多采用专门的软件、并和其仿真综合工具集成在一起，ALTERA的MAXPLUS2和XILINX的FOUNDATION是这样的典型。
（6）由于VLSI尤其是ULSI电路的预投片费用都相当的高，如TSMC 0.25um CMOS 工艺一次预投片的费用为100万美圆，而0.18um Cu CMOS 3.3V工艺的一次预投竟高达300万美圆，因而对ASIC芯片，要求芯片设计尽量正确。最好完全消灭错误，解决功耗分析，生成用于芯片测试目的的特殊测试电路，因应这一要求，也产生了一些特殊的EDA工具，以完成诸如power analysis、故障覆盖率分析、测试矢量生成等目的。