clk上升沿和下降沿触发，可是仿真波形观察到输出始终为0

module count4(out,reset,clk);
output[3:0] out;
input reset,clk;
reg[3:0] out;
always @(clk)
begin
if (reset)  out<=0;
else        out<=out+1;
end
endmodule

clk上升沿和下降沿触发，可是仿真波形观察到out 始终为0
  

always @(clk)若改为always @(negedge clk)或always @(posedge clk) 则out输出值在变化

语法错误.................

改成always @(negedge clk or posedge clk) 试试

语法上是不能上升沿和下降沿同时存在一个进程里的。