请问大侠：为什么cpld的计算能力这么弱？

我用verilog HDL编写了一段数字钟 的程序，只要如下程序在代码中出现，就会出现         can't fit 147 registers in device

我选择的芯片是EPS3128

           /*data_1 <= SEC%10;
            data_2 <= SEC/10;               
            
            data_3 <= minute%10;
            data_4 <= minute/10;               
            
            data_5 <= hour%10;
            data_6 <= hour/10;*/

自己优化一下代码吧！
这个容量的CPLD完全是可以实现数字时钟的。