010夏宇闻教授视频之FPGA设计中verilog模块中的信号(至芯科技FPGA培训视频教程)

sdyg_wjr · 发表于 2014-6-27 18:05:49

夏老师讲课很幽默，能抓住重点，受益匪浅。

目目98 · 发表于 2014-6-28 21:26:45

好。。。。。。。。。。。。。。。。。

15896903843 · 发表于 2014-7-4 10:20:20

学习，谢谢

lmliverson · 发表于 2014-8-7 10:20:12

顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶

DAVIDNW · 发表于 2014-8-8 10:58:13

jjjjjjjjjjjjjjjjjjjjjjjjjjjjjjjjj

tcxz111 · 发表于 2014-8-14 13:24:50

dddddddddddddddddd

101MHz · 发表于 2014-8-17 21:22:11

看看，还不知道是不是能看懂、、、、、

davidchen · 发表于 2014-8-25 21:42:31

努力学习中

wdb141114 · 发表于 2014-9-17 10:29:29

weeeeeeeeeeeeeee

曹裁卿 · 发表于 2014-9-21 17:20:46

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