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楼主: CPLD

010夏宇闻教授视频之FPGA设计中verilog模块中的信号(至芯科技FPGA培训视频教程)

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a545791820 发表于 2014-11-27 23:19:16 | 显示全部楼层
000000000000000000000000000
zhaoyue1992yh 发表于 2015-2-4 14:25:14 | 显示全部楼层
看视频还要回复啊,有点麻烦
lvxueju 发表于 2015-3-20 15:25:36 | 显示全部楼层
进入接下来的学习
lf863186523 发表于 2015-3-25 21:37:05 | 显示全部楼层
xiankankan!
basson 发表于 2015-4-7 22:24:02 | 显示全部楼层
hhhhh》》》》
兵哥哥7253 发表于 2015-5-10 09:34:47 | 显示全部楼层
学习学习,大神
n864 发表于 2015-5-29 22:39:23 | 显示全部楼层
醋图痛苦暴露于 家教
xiao_yp2015 发表于 2015-7-1 10:14:50 | 显示全部楼层
谢谢分享     
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