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楼主: vvt

QuartusII 警告报错信息(warning)以及解决办法汇总

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 楼主| vvt 发表于 2010-5-2 07:59:38 | 显示全部楼层
9.warning: circuit may not operate.detected 46 non-operational paths clocked by clock clk44 with clock skew larger than data delay
  原因:时钟抖动大于数据延时,当时钟很快,而if等类的层次过多就会出现这种问题,但这个问题多是在器件的最高频率中才会出现
  措施:setting-->timing Requirements&Options-->Default required fmax 改小一些,如改到50MHZ
  
 楼主| vvt 发表于 2010-5-2 07:59:53 | 显示全部楼层
10.Design contains <number> input pin(s) that do not drive logic
  原因:输入引脚没有驱动逻辑(驱动其他引脚),所有的输入引脚需要有输入逻辑
  措施:如果这种情况是故意的,无须理会,如果非故意,输入逻辑驱动.
 楼主| vvt 发表于 2010-5-2 08:00:11 | 显示全部楼层
11.Warning:Found clock high time violation at 8.9ns on node 'TEST3.CLK'
  原因:FF中输入的PLS的保持时间过短
  措施:在FF中设置较高的时钟频率
  
 楼主| vvt 发表于 2010-5-2 08:00:25 | 显示全部楼层
12.Warning: Found 10 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew
  原因:如果你用的 CPLD 只有一组全局时钟时,用全局时钟分频产生的另一个时钟在布线中当作信号处理,不能保证低的时钟歪斜(SKEW)。会造成在这个时钟上工作的时序电路不可靠,甚至每次布线产生的问题都不一样。
  措施:如果用有两组以上全局时钟的 [url=][url=]FPGA[/url][/url] 芯片,可以把第二个全局时钟作为另一个时钟用,可以解决这个问题。
 
 楼主| vvt 发表于 2010-5-2 08:00:36 | 显示全部楼层
13.Critical Warning: Timing requirements were not met. See Report window for details.
  原因:时序要求未满足,
  措施:双击Compilation Report-->Time Analyzer-->红色部分(如clock setup:'clk'等)-->左键单击list path,查看fmax的SLACK REPORT再根据提示解决,有可能是程序的算法问题或fmax设置问题
  
 楼主| vvt 发表于 2010-5-2 08:00:49 | 显示全部楼层
14.Warning: Can't find signal in vector source file for input pin |whole|clk10m
原因:这个时因为你的波形仿真文件( vector source file )中并没有把所有的输入信号(input pin)加进去, 对于每一个输入都需要有激励源的
 
 楼主| vvt 发表于 2010-5-2 08:01:05 | 显示全部楼层
15.Can't achieve minimum setup and hold requirement <text> along <number> path(s). See Report window for details.
  原因:时序分析发现一定数量的路径违背了最小的建立和保持时间,与时钟歪斜有关,一般是由于多时钟引起的
  措施:利用Compilation Report-->Time Analyzer-->红色部分(如clock hold:'clk'等),在slack中观察是hold time为负值还是setup time 为负值,然后在:Assignment-->Assignment Editor-->To中增加时钟名(from node finder),Assignment Name中增加和多时钟有关的Multicycle 和Multicycle Hold选项,如hold time为负,可使Multicycle hold的值>multicycle,如设为2和1。
 楼主| vvt 发表于 2010-5-2 08:01:31 | 显示全部楼层
16: Can't analyze file -- file E://quartusii/*/*.v is missing
  原因:试图编译一个不存在的文件,该文件可能被改名或者删除了
  措施:不管他,没什么影响
 楼主| vvt 发表于 2010-5-2 08:01:41 | 显示全部楼层
17.Warning: Can't find signal in vector source file for input pin |whole|clk10m
  原因:因为你的波形仿真文件( vector source file )中并没有把所有的输入信号(input pin)加进去, 对于每一个输入都需要有激励源的
  
 楼主| vvt 发表于 2010-5-2 08:01:52 | 显示全部楼层
18.Error: Can't name logic function scfifo0 of instance "inst" -- function has same name as current design file
  原因:模块的名字和project的名字重名了
  措施:把两个名字之一改一下,一般改模块的名字
  
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