ISE中PAD TO PAD CONSTRAINT 是否是包括输入输出的pad时延？

CPLD 发表于 2010-5-3 07:06:36 | 显示全部楼层 |阅读模式

本帖最后由 fpgaw 于 2010-11-19 18:34 编辑

7． ISE中PAD TO PAD CONSTRAINT 是否是包括输入输出的pad时延之和再加上输入输出之间组合逻辑时延？还是只是输入输出之间组合逻辑时延？答：Xilinx PAD-to-PAD contraint的确涉及到输入输出PAD时延. 这从布局后时序报告中可以看出.

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