集成电路技术分享

 找回密码
 我要注册

QQ登录

只需一步,快速开始

搜索
查看: 1107|回复: 1

USB总线信号

[复制链接]
fpga_feixiang 发表于 2019-4-17 14:28:51 | 显示全部楼层 |阅读模式
USB使用的是差分传输模式,两个数据线D+和D- 
&nbsp; &nbsp; &nbsp; &nbsp; 差分信号1:D+ > VOH(min) (2.8V) 且D- < VOL(max)(0.3V)&nbsp;
&nbsp; &nbsp; &nbsp; &nbsp; 差分信号0:D- > VOH and D+ < VOL



J状态(高电平):D+ 高,D- 低
K状态(低电平):D+低,D- 高
SEO状态:D+ 低,D- 高
Reset信号:D+ and D- < VOL for >= 10ms&nbsp;
主机在要和设备通信之前会发送Reset信号来把设备设置到默认的未配置状态。即主机拉低两根信号线(SE0状态)
并保持10ms&nbsp;
Idle状态:J状态数据发、送前后总线的状态&nbsp;
Suspend状态:3ms以上的J状态&nbsp;
SYNC: 3个KJ状态切换,后跟随2位时间的K状态(看到的波形变化是总线上发送0000 0001经过NRZI编码后的波形)



Resume信号:20ms的K状态+低速EOP&nbsp;
主机在挂起设备后可通过翻转数据线上的极性并保持20ms来唤醒设备,并以低速EOP信号结尾&nbsp;
带远程唤醒功能的设备还可自己发起该唤醒信号;前提是设备已进入idle状态至少5ms,然后发出唤醒K信号,维持1ms到15ms并由主机在1ms内接管来继续驱动唤醒信号&nbsp;
SOP:从IDLE状态切换到K状态&nbsp;
EOP:持续2位时间的SE0信号,后跟随1位时间的J状态&nbsp;
Keep alive即低速EOP信号
---------------------
zxopenljx 发表于 2019-4-18 09:24:46 | 显示全部楼层
USB总线信号
您需要登录后才可以回帖 登录 | 我要注册

本版积分规则

关闭

站长推荐上一条 /1 下一条

QQ|小黑屋|手机版|Archiver|fpga论坛|fpga设计论坛 ( 京ICP备20003123号-1 )

GMT+8, 2025-4-30 20:49 , Processed in 0.056182 second(s), 19 queries .

Powered by Discuz! X3.4

© 2001-2023 Discuz! Team.

快速回复 返回顶部 返回列表