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为啥用modelsim se对vhdl编程，老是第一行错误，错误提示，error:vlog 13069

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ccs 发表于 2019-6-1 08:49:37 | 显示全部楼层 |阅读模式
为啥用modelsim  se对vhdl编程，老是第一行错误，错误提示，error:vlog 13069
有人能解决下么
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