FPGA 如何应对5G/AI时代的数据洪流？Achronix推出世界级的带宽FPGA系列产品

集微网消息，随着5G、AI 技术的发展，各行各业都将被数据化，随之而来的将是数据洪流。FPGA 市场也将发生革命性的变化。根据市场调研公司Semico Research的预测，人工智能应用中FPGA的市场规模将在未来4年内增长3倍，达到52亿美元。
近日FPGA领导性企业Achronix半导体公司(Achronix Semiconductor Corporation)在北京召开芯片发布会，正式推出了旗下全新一代的FPGA系列产品。他们这一次带来了应对数据洪流的最新方案。

据了解，此次发布的全新Speedster7t系列产品专为机器学习市场和高带宽网络应用而进行了优化。它具有一个革命性的全新二维片上网络(2D NoC)，以及一个高密度全新机器学习处理器(MLP)模块阵列。通过将FPGA的可编程性与ASIC的布线结构和计算引擎完美地结合在一起，Speedster7t系列产品创造了一类全新的“FPGA +”技术。另外，Speedster7t器件采用台积电(TSMC)的7nm FinFET工艺制造。

Achronix Semiconductor总裁兼首席执行官Robert Blake表示：“我们正处于智能化、自学习计算的高增长阶段的早期，这种计算将广泛影响我们日的常生活。Speedster7t是Achronix历史上最令人激动的发布，代表了建立在四个架构代系的硬件和软件开发基础上的创新和积淀，以及与我们领先客户之间的密切合作。Speedster7t是灵活的FPGA技术与ASIC核心效率的融合，从而提供了一个全新的‘FPGA+’芯片品类，它们可以将高性能技术的极限大大提升。”
具体看，Speedster7t 主要有五大特征：

第一、 计算性能大幅提高

Speedster7t FPGA的核心是其全新机器学习处理器(MLP)中大规模的可编程计算单元平行阵列，它们可提供业界最高的、基于FPGA的计算密度。MLP是高度可配置的、计算密集型的单元模块，可支持4到24位的整点格式和高效的浮点模式，包括对TensorFlow的16位格式的支持，以及可使每个MLP的计算引擎加倍的增压块浮点格式的直接支持。

MLP与嵌入式存储器模块紧密相邻，通过消除传统设计中与FPGA布线相关的延迟，来确保以750 MHz的最高性能将数据传送到MLP。这种高密度计算和高性能数据传输的结合使得处理器逻辑阵列能够提供基于FPGA的最高可用计算能力以每秒万亿次运算数量为单位(TOPS，Tera-Operations Per Second)。
第二、 世界级的带宽

Speedster7t器件是唯一支持GDDR6存储器的FPGA，该类存储器是具有最高带宽的外部存储器件。每个GDDR6存储控制器都能够支持512 Gbps的带宽，Speedster7t器件中有多达8个GDDR6控制器，可以支持4 Tbps的GDDR6累加带宽，并且以很小的成本就可提供与基于HBM的FPGA等效存储带宽。

除了这种非凡的存储带宽，Speedster7t器件还包括业界最高性能的接口端口，以支持极高带宽的数据流。Speedster7t器件拥有多达72个业界最高性能的SerDes，可以达到1到112 Gbps的速度。还有带有前向纠错(FEC)的硬件400G以太网MAC，支持4x 100G和8x 50G的配置，以及每个控制器有8个或16个通道的硬件PCI Express Gen5控制器。

第三、超高效率的数据移动

来自Speedster7t高速I / O和存储器端口的数万兆比特数据很容易淹没传统FPGA面向比特位的可编程互连逻辑阵列的路由容量，而Speedster7t架构包含一个可横跨和垂直跨越FPGA逻辑阵列的创新性的、高带宽的二维片上网络(NOC)，它们连接到所有FPGA的高速数据和存储器接口。它们就像叠加在FPGA互连这个城市街道系统上的空中高速公路网络一样，Speedster7t的NoC支持片上处理引擎之间所需的高带宽通信。NoC中的每一行或每一列都可作为两个256位实现，单向的、行业标准的AXI通道，工作频率为2Ghz，同时可为每个方向提供512 Gbps的数据流量。
通过在Speedster中实现专用二维 NoC， 极大地简化了高速数据移动，并确保数据流可以轻松地定向到整个FPGA结构中的任何自定义处理引擎。最重要的是，NOC消除了传统FPGA使用可编程路由和逻辑查找表资源在整个FPGA中移动数据流中出现的拥塞和性能瓶颈。这种高性能网络不仅可以提高Speedster7t FPGA的总带宽容量，还可以在降低功耗的同时提高有效LUT容量。

第四、针对安全性至上和硬件确保应用的安全防护功能

Speedster7t FPGA系列产品在面临第三方攻击的威胁时，可用最先进的比特流安全保护功能应对，它们具有的多层防御能力可保护比特流的保密性和完整性。密钥是基于防篡改物理不可克隆技术(PUF)进行加密，比特流由256位的AES-GCM加密算法进行加密和验证。为了防止来自旁侧信道的攻击，比特流被分段，每个数据段使用单独导出的密钥，且解密硬件采用差分功率分析(DPA)计数器措施。 此外，2048位RSA公钥认证协议被用来激活解密和认证硬件。用户可以确信的是当他们加载其安全比特流时，它是预期的配置，这是因为它已通过RSA公钥、AES-GCM私钥和CRC校验进行了身份验证。

第五、经验证的、可向低成本ASIC转换的途径，用以满足大批量需求

Achronix是唯一一家既提供独立FPGA芯片又提供Speedcore™嵌入式FPGA(eFPGA)半导体知识产权( IP)的公司。Achronix在Speedcore eFPGA IP中采用了与Speedster7t FPGA中使用的同一种技术，可支持从Speedster7t FPGA到ASIC的无缝转换。FPGA应用通常具有必须保持可编程性的功能，而其他固定功能则是专用于特定的系统应用。对于ASIC的转换而言，固定功能可以被固化进ASIC结构中，从而减小芯片面积、成本和功耗。当使用Speedcore eFPGA IP将Speedster7t FPGA转换为ASIC时，客户有望节省高达50%的功耗并降低90%的成本。

据悉，Speedster7t FPGA器件的大小范围为从363K至2.6M 的6输入查找表(LUT)。支持所有Achronix产品的ACE设计工具现已可提供，可支持包括Speedcore eFPGA和Speedchip™FPGA多晶粒封装芯片(Chiplet)。第一批用于评估的器件和开发板将于2019年第四季度提供。

FPGA 如何应对5G/AI时代的数据洪流