项目一：基于FPGA设计实现的十路逻辑分析仪

16位乘法器/Verilog代码设计实现
http://www.fpgaw.com/thread-129295-1-1.html

梁祝乐曲-Verilog代码设计实现
http://www.fpgaw.com/thread-129296-1-1.html

项目一：基于FPGA设计实现的十路逻辑分析仪
http://www.fpgaw.com/thread-129530-1-1.html

项目二：基于FPGA的数据采集卡设计
http://www.fpgaw.com/thread-129531-1-1.html

项目三：基于FPGA的串口通信设计
http://www.fpgaw.com/thread-129532-1-1.html

项目四：基于FPGA的SDRAM控制器设计
http://www.fpgaw.com/thread-129533-1-1.html

项目五：基于FPGA的PS2接口设计
http://www.fpgaw.com/thread-129534-1-1.html

ZX：FPGA系统性基础资料入门教程

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基于FPGA的串口通信设计 [ 基本实验案例 设计 使用 Verilog 代码 设计完成 总结 设计规范

ZX：FPGA学习资料汇总，涵盖案例、代码 [复制链接]

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项目一：基于FPGA设计实现的十路逻辑分析仪
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(出处: 集成电路技术分享)

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Verilog HDL 是什么，为什么要学习 Verilog HDL，学习 Verilog HDL有什么用？