DSP学习资料

晓灰灰 · 发表于 2019-11-5 16:08:27

DSP学习资料

fpga_feixiang · 发表于 2019-11-6 14:26:14

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Python0291 · 发表于 2019-11-6 14:35:38

Verilog 定义的reg型，不一定综合成寄存器。在Verilog代码中最常用的两种数据类型是wire和reg型，一般来说，wire型指定的数据和网线通过组合逻辑实现，而reg型指定的数据不一定就是用寄存器实现。

Python0291 · 发表于 2023-12-20 10:23:21

学习FPGA技术
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