系统最高速度计算（最快时钟频率）和流水线设计思想

同步电路的速度是指同步系统时钟的速度，同步时钟愈快，电路处理数据的时间间隔越
短，电路在单位时间内处理的数据量就愈大。假设 Tco 是触发器的输入数据被时钟打        入到触发器到数据到达触发器输出端的延时时间；Tdelay 是组合逻辑的延时；Tsetup 是        Ｄ触发器的建立时间。假设数据已被时钟打入 D 触发器，那么数据到达第一个触发器        的Ｑ输出端需要的延时时间是 Tco，经过组合逻辑的延时时间为 Tdelay，然后到达第二        个触发器的Ｄ端，要希望时钟能在第二个触发器再次被稳定地打入触发器，则时钟的延        迟必须大于 Tco＋Tdelay＋Tsetup，也就是说最小的时钟周期 Tmin =Tco＋Tdelay＋        Tsetup，即最快的时钟频率 Fmax=1/Tmin。FPGA 开发软件也是通过这种方法来计算系        统最高运行速度 Fmax。因为 Tco 和Tsetup 是由具体的器件工艺决定的，故设计电路        时只能改变组合逻辑的延迟时间 Tdelay，所以说缩短触发器间组合逻辑的延时时间是        提高同步电路速度的关键所在。由于一般同步电路都大于一级锁存，而要使电路稳定工        作，时钟周期必须满足最大延时要求。故只有缩短最长延时路径，才能提高电路的工作        频率。可以将较大的组合逻辑分解为较小的 N 块，通过适当的方法平均分配组合逻辑，        然后在中间插入触发器，并和原触发器使用相同的时钟，就可以避免在两个触发器之间        出现过大的延时，消除速度瓶颈，这样可以提高电路的工作频率。
这就是所谓"流水线"技术的基本设计思想，即原设计速度受限部分用一个时钟周期实        现，采用流水线技术插入触发器后，可用 N 个时钟周期实现，因此系统的工作速度可        以加快，吞吐量加大。注意，流水线设计会在原数据通路上加入延时，另外硬件面积也        会稍有增加。
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系统最高速度计算（最快时钟频率）和流水线设计思想