为什么quatusii 调用modelsim仿真10秒之后modelsim自动退出？

今天遇到个很奇怪的问题：
     为什么quatusii 调用modelsim仿真10秒之后modelsim自动退出？

你的tb里面有没有$finish语句？

没有，是不是需要加这个语句？不好意思，我是初学者。

module my_not(out,in);
input in;
output out;

supply1 pwr;
supply0 gnd;

nmos(out,gnd,in);
pmos(out,pwr,in);

endmodule


//顶层模块
module cff(clk,d,q,qbar);
input clk,d ;
output q ,qbar;

wire e, nclk;

my_not nt(nclk,clk);

cmos (e,d,clk,nclk);
cmos (e,q,nclk,clk);

my_not nt1(qbar,e);
my_not nt2(q,qbar);

endmodule
为什么编译的时候会出现这样的错误：Error (10014): Verilog HDL unsupported feature error at file "cff.v" (line 9): cannot synthesize MOS switch gate primitive。也就是指coms(e,d clk,nclk);不能综合。请问哪位大侠知道吗？求指点。