VHDL Entity（）实体

Enitiy 实体名 is

        PORT(端口名1，端口名N：方向：类型）

        [端口说明]

    End Entity;

Port的方向有: IN , OUT, INOUT, BUFFER, LINKAGE

In 信号只能被引用,不能被赋值；不可以出现在<= 或 : = 的左边

out 信号只能被赋值,不能被引用；不可以出现在<= 或 : = 的右边

buffer 信号可以被引用,也可以被赋值；可以出现在<= 或 : = 的两边



Entity的内部结构将由Architecture来描述

VHDL Entity（）实体