FPGA布局及资源优化

1）.时钟优化
在管脚验证的时候，本人将各个功能模块都用XILINX FPGA的IP生成 example design并集成到一个工程下面，但是发现上面提出的功能集成下来FPGA的BUFG资源远远不够。下图是FPGA example design各模块BUFG资源需求情况。因此做了一些资源优化。
a.前期验证中，发现SRIO是消耗BUFG资源最多的IP，因此能省出最多的BUFG。
b.DDR也消耗比较多时钟，这个项目一个FPGA用到两个DDR控制器，也能省出比较多BUFG。
2）.PCIE不是在所有serdes下都能放的，对V7-690，需要放置在特殊的SERDES处，这样，实际PCIE 程序编译时候，这个特殊的serdes里PCIE 特殊资源离得最近，编译出来的时序报告是最好的。如若不然，需要设置PCIE IP内部特殊参数，才能使得PCIE DEV被CPU看到，也就是PCIE link上。
3）.DDR布局也要参考数据是如何在FPGA内部交织的，劲量靠近会用到大数据流量的模块放置，这样后期设计时序会好很多。
4）FPGA功耗估计问题。
这个可以在XILINX官网下载一个XPE Excel表格，很实用的，用一两次就熟悉了。但是本人认为这个工具对很多人也有个缺点，就是实际并不知道以后自己的代码各种资源消耗有多少。所以可能评估不太准。
本人是用example design工程查看编译报告得出。当涉及到调整温度啊电流啊啥的时候，在vivado下需要打开implementation的结果后才可以改动电流/温度的值进行评估的。

FPGA布局及资源优化

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