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fpga论坛|fpga设计论坛»论坛 › › FPGA技术交流 › RISC CPU-数据控制器
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RISC CPU-数据控制器

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fpga_feixiang 发表于 2020-9-3 20:45:11 | 显示全部楼层 |阅读模式
module datactl (data,in,data_ena);
3 output [7:0]data;
4 input [7:0]in;
5 input data_ena;
6
7 assign data = (data_ena)? In : 8'bzzzz_zzzz;
8
9 endmodule
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大鹏 发表于 2020-10-23 17:04:15 | 显示全部楼层
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zxopenljx 发表于 2021-3-19 17:26:30 | 显示全部楼层
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大鹏 发表于 2022-11-2 15:18:08 | 显示全部楼层
RISC CPU-数据控制器
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zxopenhl 发表于 2022-11-7 15:23:52 | 显示全部楼层
RISC CPU-数据控制器
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