Verilog HDL变量reg型

寄存器是数据储存单元的抽象。寄存器数据类型的关键字是reg.通过赋值语句可以改变寄存器储存的
值，其作用与改变触发器储存的值相当。Verilog HDL语言提供了功能强大的结构语句使设计者能有
效地控制是否执行这些赋值语句。这些控制结构用来描述硬件触发条件，例如时钟的上升沿和多路器
的选通信号。在行为模块介绍这一节中我们还要详细地介绍这些控制结构。reg类型数据的缺省初始
值为不定值，x。
reg型数据常用来表示用于“always”模块内的指定信号，常代表触发器。通常，在设计中要由“always”
块通过使用行为描述语句来表达逻辑关系。在“always”块内被赋值的每一个信号都必须定义成reg
型。
reg型数据的格式如下：
reg [n-1:0] 数据名1,数据名2,… 数据名i;
或
reg [n:1] 数据名1,数据名2,… 数据名i;
reg是reg型数据的确认标识符，[n-1:0]和[n:1]代表该数据的位宽，即该数据有几位（bit)。最后
跟着的是数据的名字。如果一次定义多个数据，数据名之间用逗号隔开。声明语句的最后要用分号表
示语句结束。看下面的几个例子：
reg rega; //定义了一个一位的名为rega的reg型数据
reg [3:0] regb; //定义了一个四位的名为regb的reg型数据
reg [4:1] regc, regd; //定义了两个四位的名为regc和regd的reg型数据
对于reg型数据，其赋值语句的作用就象改变一组触发器的存储单元的值。在Verilog中有许多构造
(construct)用来控制何时或是否执行这些赋值语句。这些控制构造可用来描述硬件触发器的各种具
体情况，如触发条件用时钟的上升沿等，或用来描述具体判断逻辑的细节，如各种多路选择器。reg
型数据的缺省初始值是不定值。reg型数据可以赋正值，也可以赋负值。但当一个reg型数据是一个表
达式中的操作数时，它的值被当作是无符号值，即正值。例如：当一个四位的寄存器用作表达式中的
操作数时，如果开始寄存器被赋以值-1,则在表达式中进行运算时，其值被认为是+15。

Verilog HDL变量reg型

Verilog HDL变量reg型