Verilog HDL 的缩减运算符

缩减运算符是单目运算符,也有与或非运算。其与或非运算规则类似于位运算符的与或非运算
规则,但其运算过程不同。位运算是对操作数的相应位进行与或非运算,操作数是几位数则运算结果也
是几位数。而缩减运算则不同,缩减运算是对单个操作数进行或与非递推运算,最后的运算结果是一位
的二进制数。缩减运算的具体运算过程是这样的:第一步先将操作数的第一位与第二位进行或与非运
算,第二步将运算结果与第三位进行或与非运算,依次类推,直至最后一位。
例如：reg [3:0] B;
reg C;
C = &B;
相当于：
C =( (B[0]&B[1]) & B[2] ) & B[3];
由于缩减运算的与、或、非运算规则类似于位运算符与、或、非运算规则,这里不再详细讲述,请参照
位运算符的运算规则介绍。

Verilog HDL 的缩减运算符

Verilog HDL 的缩减运算符