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FPGA奇数分频

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fpga_feixiang 发表于 2021-1-4 17:23:20 | 显示全部楼层 |阅读模式


第一步:分别使用原时钟上升沿和下降沿产生两个两位计数器(基于上升沿计数的cnt1和基于下降沿计数的cnt2),计数器在计数到2(即2N)时,计数器归零重新从零开始计数,依次循环;

第二步:cnt1计数到0或者计数到1(即N)时,clk1翻转,从而得到占空比为1:3的clk1;

第三步:cnt2计数到0或者计数到1(即N)时,clk2翻转,从而得到占空比为1:3的clk2;

第四步:因为clk1和clk2相差半个原时钟周期,两个中间时钟进行或操作后,即可得到输出时钟clk_out;

大鹏 发表于 2021-1-8 12:48:37 | 显示全部楼层
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