Verilog HDL 的关键词

在Verilog HDL中，所有的关键词是事先定义好的确认符,用来组织语言结构。关键词是用小
写字母定义的,因此在编写原程序时要注意关键词的书写,以避免出错。下面是Verilog HDL中使用的
关键词(请参阅附录：Verilog语言参考手册)：
always， and， assign，begin，buf，bufif0，bufif1，case，casex，casez，cmos，deassign，
default，defparam，disable，edge，else，end，endcase，endmodule，endfunction，endprimitive,
endspecify, endtable， endtask， event， for， force， forever， fork， function，highz0，
highz1, if，initial, inout, input，integer，join,large，macromodule，medium，module，
nand，negedge，nmos，nor，not，notif0，notifl, or, output, parameter, pmos, posedge,
primitive, pull0, pull1, pullup, pulldown, rcmos, reg, releses, repeat, mmos, rpmos,
rtran, rtranif0,rtranif1,scalared,small，specify，specparam，strength，strong0, strong1,
supply0, supply1, table, task, time, tran, tranif0, tranif1, tri, tri0, tri1, triand,
trior， trireg，vectored，wait，wand，weak0，weak1，while， wire，wor, xnor， xor
注意在编写Verilog HDL程序时,变量的定义不要与这些关键词冲突.

Verilog HDL 的关键词

Verilog HDL 的关键词

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