Verilog HDL 的赋值语句

在Verilog HDL语言中，信号有两种赋值方式：
(1).非阻塞(Non_Blocking)赋值方式( 如 b <= a; )
1) 块结束后才完成赋值操作。
2) b的值并不是立刻就改变的。
3) 这是一种比较常用的赋值方法。（特别在编写可综合模块时）
(2).阻塞(Blocking)赋值方式( 如 b = a; )
1) 赋值语句执行完后,块才结束。
2) b的值在赋值语句执行完后立刻就改变的。
3) 可能会产生意想不到的结果。
非阻塞赋值方式和阻塞赋值方式的区别常给设计人员带来问题。问题主要是给"always"块内的reg型
信号的赋值方式不易把握。到目前为止，前面所举的例子中的"always"模块内的reg型信号都是采用
下面的这种赋值方式:
b <= a;
这种方式的赋值并不是马上执行的，也就是说"always"块内的下一条语句执行后，b并不等于a，而是
保持原来的值。"always"块结束后，才进行赋值。而另一种赋值方式阻塞赋值方式，如下所示:
b = a;

Verilog HDL 的赋值语句