Verilog HDL 的for语句

for语句的一般形式为：
for（表达式1；表达式2；表达式3) 语句
它的执行过程如下：
1) 先求解表达式1；
2) 求解表达式2，若其值为真（非0)，则执行for语句中指定的内嵌语句，然后执行下面的
第3步。若为假(0)，则结束循环，转到第5步。
3) 若表达式为真，在执行指定的语句后，求解表达式3。
4) 转回上面的第2步骤继续执行。
5) 执行for语句下面的语句。
for语句最简单的应用形式是很易理解的，其形式如下：
for(循环变量赋初值；循环结束条件；循环变量增值)
执行语句
for循环语句实际上相当于采用while循环语句建立以下的循环结构：
begin
循环变量赋初值；
while(循环结束条件)
begin
执行语句
循环变量增值;
end
end
这样对于需要8条语句才能完成的一个循环控制，for循环语句只需两条即可。
下面分别举两个使用for循环语句的例子。例1用for语句来初始化memory。例2则用for循环语句来实
现前面用repeat语句实现的乘法器。

Verilog HDL 的for语句

Verilog HDL 的for语句