ZYNQ接口分析

PS整体互连框图
（1）S_AXI_HPC[0:1]_FPD和S_AXI_HP[0:3]_FPD：可以被PL端AXI主口访问的高性能AXI从口 （2）M_AXI_HPM0/1_FPD：低延迟的可以访问PL端AXI从口的AXI主口 （3）S_AXI_ACE_FPD：可以被PL端AXI主口访问的双向AXI一致性扩展口 （4）S_AXI_ACP_FPD：可以被PL端AXI主口访问的缓存一致性加速从口 （5）S_AXI_LDP：低功耗域内可以被PL端AXI主口访问的AXI从口 （6）M_AXI_HPM0_LPD：低功耗域内可以访问PL端AXI从口的AXI主口  Concat IP实现总线自动匹配，这里实现多个中断信号与CPU的连接  

FPGA系列之“Zynq MPSoC PS-PL AXI Interfaces” | 电子创新网赛灵思社区 http://xilinx.eetrend.com/content/2020/100047405.html
FPD Main Switch 128位的FPD主开关是FPD主机和LPD从机(包括OCM和TCM)的top互连中的一个开关。该开关的主要作用为：（1）提供到OCM的直接路径(绕过LPD互连)，可以使延迟最小并提高FPD到OCM的吞吐量（2）提供了一个单独的路径来访问FPD主机的LPD外设寄存器。 (2条消息)【Zynq UltraScale+ MPSoC解密学习10】Zynq UltraScale+的PS互连_嵌入式_xinxulsq的博客-CSDN博客 https://blog.csdn.net/xinxulsq/article/details/103313920
有人说，自动生成工程时，有可能将所有axi-lite连接到了zynq_us的m_axi_hpm0_lpd上，好像默认lpd不能用，需要开启时钟、电源？还是什么使能信号才可以用，所以会导致sdk中的例子不能直接访问pl上的外设，并导致cpu挂死。可以将lpd改为fpd，这样应该就没问题了。

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