Verilog HDL 的推荐的状态机描述方法

状态机描述时关键是要描述清楚前面提到的几个状态机的要素，即如何进行状态转移；
每个状态的输出是什么；状态转移是否和输入条件相关等。具体描述时方法各种各样，有的
设计者习惯将整个状态机写到 1 个 always 模块里面，在该模块中即描述状态转移，又描述
状态的输入和输出，这种写法一般被称为一段式 FSM 描述方法；还有一种写法是将用 2 个
always 模块，其中一个 always 模块采用同步时序描述状态转移；另一个模块采用组合逻辑
判断状态转移条件，描述状态转移规律，这种写法被称为两段式 FSM 描述方法；还有一种
写法是在两段式描述方法基础上发展出来的，这种写法使用 3 个 always 模块，一个 always
模块采用同步时序描述状态转移；第二个采用组合逻辑判断状态转移条件，描述状态转移规
律；第三个 always 模块使用同步时序电路描述每个状态的输出，这种写法本书称为三段式
写法。
一般而言，推荐的 FSM 描述方法是后两种，即两段式和三段式 FSM 描述方法。其原因
为：FSM 和其他设计一样，最好使用同步时序方式设计，以提高设计的稳定性，消除毛
刺。状态机实现后，一般来说，状态转移部分是同步时序电路而状态的转移条件的判断是组
合逻辑。两段式之所以比一段式编码合理，就在于两段式编码将同步时序和组合逻辑分别放
到不同的 always 程序块中实现。这样做的好处不仅仅是便于阅读、理解、维护，更重要的
是利于综合器优化代码，利于用户添加合适的时序约束条件，利于布局布线器实现设计。而
一段式 FSM 描述不利于时序约束、功能更改、调试等，而且不能很好的表示米勒 FSM 的输
出，容易写出 Latches，导致逻辑功能错误。
在一般两段式描述中，为了便于描述当前状态的输出，很多设计者习惯将当前状态的输
出用组合逻辑实现。但是这种组合逻辑仍然有产生毛刺的可能性，而且不利于约束，不利于
综合器和布局布线器实现高性能的设计。因此如果设计运行额外的一个时钟节拍的插入
（latency），则要求尽量对状态机的输出用寄存器寄存一拍。但是很多实际情况不允许插入
一个寄存节拍，此时则可以通过三段式描述方法进行解决。三段式与两段式相比，关键在于
根据状态转移规律，在上一状态根据输入条件判断出当前状态的输出，从而在不插入额外时
钟节拍的前提下，实现了寄存器输出。

Verilog HDL 的推荐的状态机描述方法