FPGA的管脚输入用示波器测是高电平，但是用signaltap仿真，显示该引脚低电平。

ccs 发表于 2021-7-22 20:59:19 | 显示全部楼层 |阅读模式

FPGA的管脚输入用示波器测是高电平，但是用signaltap仿真，显示该引脚低电平。引脚没有分配错，大佬们帮分析一下什么原因？
跟它紧挨着的引脚却没有问题。/沧桑

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