Verilog HDL 基本语法

3.8.7.系统任务 $random
这个系统函数提供了一个产生随机数的手段。当函数被调用时返回一个32bit的随机数。它是一个带
符号的整形数。
$random一般的用法是：$ramdom % b ,其中 b>0.它给出了一个范围在（-b+1)b-1)中的随机数。
下面给出一个产生随机数的例子：
reg[23:0] rand;
rand = $random % 60;
上面的例子给出了一个范围在－59到59之间的随机数，下面的例子通过位并接操作产生一个值在0到
59之间的数。
reg[23:0] rand;
rand = {$random} % 60;
利用这个系统函数可以产生随机脉冲序列或宽度随机的脉冲序列，以用于电路的测试。下面例子中的
Verilog HDL模块可以产生宽度随机的随机脉冲序列的测试信号源,在电路模块的设计仿真时非常有
用。同学们可以根据测试的需要，模仿下例，灵活使用$random系统函数编制出与实际情况类似的随
机脉冲序列。
[例] `timescale 1ns/1ns
module random_pulse( dout );
output [9:0] dout;
reg dout;
integer delay1,delay2,k;
initial
begin
#10 dout=0;
for (k=0; k< 100; k=k+1)
begin
delay1 = 20 * ( {$random} % 6);
// delay1 在0到100ns间变化
delay2 = 20 * ( 1 + {$random} % 3);
// delay2 在20到60ns间变化
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第三章 Verilog HDL 基本语法
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#delay1 dout = 1 << ({$random} %10);
//dout的0--9位中随机出现1，并出现的时间在0-100ns间变化
#delay2 dout = 0;
//脉冲的宽度在在20到60ns间变化
end
end
endmodule
3.9.编译预处理
Verilog HDL语言和C语言一样也提供了编译预处理的功能。“编译预处理”是Verilog HDL编译系统
的一个组成部分。Verilog HDL语言允许在程序中使用几种特殊的命令(它们不是一般的语句)。
Verilog HDL编译系统通常先对这些特殊的命令进行“预处理”，然后将预处理的结果和源程序一起
在进行通常的编译处理。
在Verilog HDL语言中，为了和一般的语句相区别，这些预处理命令以符号“ `”开头(注意这个符号
是不同于单引号“ '”的)。这些预处理命令的有效作用范围为定义命令之后到本文件结束或到其它
命令定义替代该命令之处。Verilog HDL提供了以下预编译命令：
`accelerate，`autoexpand_vectornets，`celldefine，`default_nettype，`define，`else，
`endcelldefine，`endif，`endprotect，`endprotected，`expand_vectornets，`ifdef，`include，
`noaccelerate,`noexpand_vectornets ， `noremove_gatenames ， `noremove_netnames ，
`nounconnected_drive ， `protect ， `protecte ， `remove_gatenames ， `remove_netnames ，
`reset,`timescale，`unconnected_drive
在这一小节里只对常用的`define、`include、`timescale进行介绍，其余的请查阅参考书。

Verilog HDL 基本语法