求代码，怎样将Verilog计算出来的数据结果存入寄存器，然后再输给另外一个模块

gpping2010 · 发表于 2011-8-17 10:07:50

本帖最后由 gpping2010 于 2011-8-17 16:05 编辑

怎样将Verilog计算出来的数据结果存入寄存器，然后再输出给另外一个模块。求代码例子

liujilei311 · 发表于 2011-8-17 11:14:42

对verilog不太熟悉，感觉应该不难实现的，可以设置一个中间寄存器用来转存！！！！！！！

guyibeijing · 发表于 2011-9-4 18:04:45

想知道，怎么实现

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