xilinx的关于create clock的时钟约束

xilinx系列。
要输出一个50M时钟和200M的数据，想把数据和时钟沿对齐，一个时钟配四个数据这样。
pll出一个50M和100M时钟，数据通过100M的serdes出，觉得可以得用约束把它对齐一下。
但是是用create clock创建虚拟时钟，还是create_generated_clock创建一个，不懂啊。
create_clock -period 20.000 -name lvds_clk_50 -waveform {0.000 10.000} [get_ports CLK_OUT_p]
create_generated_clock -name lvds_clk_100 -source [get_pins u_LVDS_50_200D_TX/CLK_OUT_p] -multiply_by 2 [get_ports u_LVDS_50_200D_TX/clk_out1]
set_output_delay 0.75 -max -clock TXCLKLVDS [get_ports DATA_OUT_p]
set_output_delay -0.7 -min -clock TXCLKLVDS [get_ports DATA_OUT_p]
set_output_delay 0.75 -max -clock TXCLKLVDS [get_ports DATA_OUT_p] -clock_fall -add_delay
set_output_delay -0.7 -min -clock TXCLKLVDS [get_ports DATA_OUT_p] -clock_fall -add_delay
这样写肯定是不对的，提示no ports matched 和no clock matched。
求高手指教该如何写这个？

xilinx的关于create clock的时钟约束