集成电路技术分享

 找回密码
 我要注册

QQ登录

只需一步,快速开始

搜索
查看: 461|回复: 3

verilog中延时控制语句 # 的用法

[复制链接]
dameihuaxia 发表于 2022-8-30 14:26:25 | 显示全部楼层 |阅读模式
verilog中延时控制语法格式分为两种:
#<延时时间> 行为语句;
#<延时时间>;

1、在begin end块语句上,以上两种格式也没有什么区别的。但是在fork join块语句中还是有点区别。

举例来说:
例1:
initial fork
a = 0;
#100 a = 1;
#200 a = 2;
#300 a = 3;
join

例2:
initial fork
#100 a = 1;
#200;
a = 2;
#300 a = 3;
join

对于例1:0到100时间a为0,100到300时间,a为1,300到600时间a为2,600以后a为3;
对于例2:0到100时间a是2,100到300时间,a是1,300以后a是3.

2、#后的延时时间不一定要常量,也可以是表达式或变量。


仿真结果如下:
————————————————
版权声明:本文为CSDN博主「黑猫学长呀」的原创文章,遵循CC 4.0 BY-SA版权协议,转载请附上原文出处链接及本声明。
原文链接:https://blog.csdn.net/ZXDDBK/article/details/108073107
嘿哈嘿哈哈 发表于 2022-9-20 08:52:35 | 显示全部楼层
verilog中延时控制语句 # 的用法
嘿哈嘿哈哈 发表于 2024-1-28 09:09:52 | 显示全部楼层
verilog中延时控制语句 # 的用法
雷1314521景 发表于 2024-3-6 09:19:43 | 显示全部楼层
verilog中延时控制语句 # 的用法
http://www.fpgaw.com/forum.php?m ... 1&fromuid=59831
(出处: 集成电路技术分享)
您需要登录后才可以回帖 登录 | 我要注册

本版积分规则

关闭

站长推荐上一条 /1 下一条

QQ|小黑屋|手机版|Archiver|fpga论坛|fpga设计论坛 ( 京ICP备20003123号-1 )

GMT+8, 2024-11-15 23:57 , Processed in 0.058419 second(s), 19 queries .

Powered by Discuz! X3.4

© 2001-2023 Discuz! Team.

快速回复 返回顶部 返回列表