至芯科技【夏宇闻教授专栏】与你一起搞定FPGA设计！

夏老师 您真是个热心的好老师 佩服您

夏老师：
  我想问一下，关于quartus里的LogicLock部分，能不能固定到很小的LE单元，如果可以的话，该怎么固定？

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回复 111# qianniuwei

谢谢您的鼓励。有能力帮助需要帮助的人，如果确实起作用的话，能给我自己带来快乐和成就感，所以从这个方面看，我也是自私的。

我用锁相环倍频50MHz的时钟，到100MHz。用示波器观看结果周期是对的占空比却是80%，但是我设置的时安装默认 ...
ccs 发表于 2011-10-23 10:10

利用锁相环参数化宏模块来生成时钟是一个很好的方法。一般情况下生成的时钟频率和占空比应该与您设置的完全一致。如果该PLL不能生成您企图生成的时钟，自动的配置环境也不允许您输入这样的配置。您报告的情况可能是您没有特意配置占空比，系统本应选用默认的50%占空比，产生相应的时钟，但实际的模块在您设置的频率下，只能产生80%占空比的波形，还有一种可能是您的示波器测量方法有问题。用的是采样示波器吧?采样的频率足够高吗?原始时钟的物理波形究竟如何?有许多因素可能造成您报告的情况。

请问下：assign  {cout,sum}=a+b+cin; 这个怎么解释呀
ddd 发表于 2011-10-19 06:11

    三个数相加产生一个和值sum和进位cout。三个数中cin个是进位输入。所以这个组合电路可以组成多位的加法器。

4 位全加器和4 位全加器的仿真程序 有什么不同
【例 3.1】4 位全加器
module adder4(cout,sum,ina,inb,c ...
ddd 发表于 2011-10-19 06:11

上面的模块是四位全加器。下面的模块用来测试这个加法器看一看其加法功能是否能正确执行。

请教一个 检测低电平的程序
现在的这个程序每检测到一个低电平就会给出一个触发信号
希望能只在检测到第一 ...
ddd 发表于 2011-10-19 06:13

只需写一个非常简单的状态机即可。测到输入为高是一个状态为低是另外一个状态。当发现状态从高到低后就进入纪录状态再也不出来，只有复位才让它恢复即可实现您的要求。

夏老师：
  我想问一下，关于quartus里的LogicLock部分，能不能固定到很小的LE单元，如果可以的话，该怎么 ...
玻色子 发表于 2011-10-24 20:56

一般情况下逻辑综合时只需要确定引脚，生成的逻辑电路即可满足需求。在速度性能要求特别高的场合希望把某一部分逻辑固定在一起，并分布在FPGA中的确定部位可以用电路编缉工具，并用综合工具中的递增编译和布局布线方法。具体做法我已经记不清了。您可以用map Edit 或increment compile 等关键字查询帮助手册。.

夏老师您好，请问下Quartus II 有没有给设计自动分配引脚的功能，如果有，怎么使用呀？