至芯科技【夏宇闻教授专栏】与你一起搞定FPGA设计！

夏老师好啊，请教您一个问题：我在编写模块，用顶层模块调用子模块的时候，总出现Error (10228): Verilog H ...
yhf561 发表于 2011-11-27 21:42

如果你在顶层模块中用'include包括了sigdata.v，只编译顶层模块就会自动把这两个模块连起来。如果不用include包括，则分别编这两个模块于一个work库中。如果没注意这一点有可能造成你报告的问题。

老师你好，想问您几个问题：
1、今天做了做双口RAM的仿真，用的是quartus9.0，编译通过，仿真的结果却一直是0

程序如下：
module dram(din,ain,dout,aout,rd,wr,clk);
   
  input [7:0] din;
  input clk;
  input [7:0] ain,aout;
  input rd,wr;
  output [7:0] dout;
  reg [7:0] dout;
  reg [7:0] memory [255:0];   
  
  always @(posedge clk)
   begin
   if(rd) dout = memory[aout];
   end
  always @(posedge clk)
   begin
   if(wr)  memory[ain] = din;
   end
endmodule
这是哪错了？

老师你好，想问您几个问题：
1、今天做了做双口RAM的仿真，用的是quartus9.0，编译通过，仿真的结果却一直 ...
hjchen 发表于 2011-11-28 12:25

您写的是虚拟的行为模型用阻塞赋值当然是可以的，但应该先写进去，才可能读到数。您写了两个触发条件完全相同的always沿触发块，一前一后，而且没有用非阻塞赋值，先读后写当然不可能读到您写入的数。而且您用Quartus去综合RAM，从原则上说RAM是不能用综合器生成的，只能用FPGA库中的参数化宏模块实例引用。您应该认真读一下我编写的书中关于阻塞和非阻塞赋值一章，透彻理解硬件描述语言中最重要的基本概念。读书时要结合硬件的基本概念和软件仿真硬件的局限性，认真思考才能体会其中的奥妙。

夏老师您好：我想请教您一个问题。现在我有两个模块，一个数据处理模块，一个串口模块。我想把数据处理模块中的数据通过串口传到PC上，可是数据变量有很多，怎样进行传输呢？
如，有数据a1,a2,....a20共20个，可是串口接口dataout定义为8位dataout[7:0]，怎么传呢，直接dataout[7:0] = {a1,a2,....a20}可以吗，这样好像位数不等。
是不是还得有控制啊,如，某条件合适：dataout[7:0] = {a1,a2,...a8}, 然后某条件合适：dataout[7:0] = {a9,a10,...a16},...这样分开传。

夏老师答：串口一般指只有一位变化的信号，收到后可以转为字节或字。有20个数据如果可以分时传，第1个时钟到第8个时钟传第一个8位数据，第9个时钟到第16个时钟传第2个8位数据，依次类推就可以把a1，a2，…到a20个8位数据传完。当然如果不是每次传送都相同，就需要制定协议，数据增加5位，头5位是数据编号，后8位才是该编号的数据，这样想要发送几号数据就可以发送，接收方也知道数据来自几号数据源。

你好！！问您个问题，，如何将.ept文件烧入FT245RL的内部EEPROM？？？

夏老师答：我没有玩过FT245RL，所以不知道。你查看这种FPGA的开发工具手册了吗?应该不难解决。

夏宇闻老师你好，我自己想做一个USB-BLASTER可是焊好了电脑却读不出来，，，

夏老师答：我不是神仙，不可能远距离就能感知你的问题所在。认真检查电路的焊接，USB的引线、核对器件型号…

夏老师您好！我是初学FPGA的菜鸟。。。就是我在写verilog代码的时候define宏定义和timescale时候这两个标识符怎么没有变成关键词啊？字体颜色没有加深。。。导致在后面编译的时候出错。不过我也是写成`define
夏老师答：
编译时的错误报告写些什么?针对错误报告，分析代码中的bugs。

夏老师您好! 对输入信号添加IBUF，对输出信号添加OBUF有什么作用?
夏老师回答：
加缓冲器，改善信号的驱动能力。

夏老师您好!

夏老师回答：谢谢! 你也好！

夏老师。您好！请问一下case、casex 、casez三者的区别。。。。。新手上路。各种不懂，求教

夏老师回答：自己看书，书上有详细说明。