至芯科技【夏宇闻教授专栏】与你一起搞定FPGA设计！

中文图书我很少看，帮你搜了一下有：
《移位寄存器序列应用教程》作者李正朝等 。
如果你读英文能力不 ...
夏宇闻 发表于 2012-2-4 13:15

    夏老师好：

                   又要麻烦您了，我现在学习用FPGA来实现cpfsk调制，在发送端最后进行IQ调制，我用cordic算法来实现sin cos功能，输入角度为[0,2pi]

现在准备在接收端还是用cordic算法实现arcsin  arccos来恢复出相位信息，但是我们知道理论上arcsin  的值域仅仅是[-2/pi，+2/pi]。这样会造成信息的丢失，请问

有没有什么方法，使用cordic求相位的时候能够扩展相位。

                  麻烦夏老师您了。

夏老师好：

                   又要麻烦您了，我现在学习用FPGA来实现cpfsk调制，在发送端最 ...
418478935 发表于 2012-2-17 14:36

您先用c语言用加法和移位来编写您已数字化的cpfsk的调制和解调制过程。根据精度要求，确定计算所用的整型数的位数和计算消耗时间的要求，再来确定硬件的计算结构，才能开始写Verilog模块。用C语言求得的数据可作为激励信号源，和核对硬件处理是否达到所需精度和速度性能的衡量标准。

verilog 不标明数据是几进制的时候，默认是几进制呢

verilog 不标明数据是几进制的时候，默认是几进制呢
222222 发表于 2012-2-20 09:06

我记得是无符号十进制数。请您自己查书核对。

回复 1# fpgaw


  夏老师：
您好！我想请教一下，我在练习一个程序，其中有用到TASK的语句，运行显示多事件不支持合成。是什么原因？谢谢！！
always @(posedge RESET)
      
       @(posedge FETCH) ctl_cycle;
task ctl_cycle;
begin

//state 0—first Address Setup
   {INC_PC,LOAD_ACC,LOAD_PC,MEN_WR,MEN_RD,LOAD_IR,HALT}=7'b0000000;

//state1—Instruction Fetch
   @(posedge CLK) 问题出现在这儿，我很不明白，这是个范例，为啥会出现在这儿。
   {INC_PC,LOAD_ACC,LOAD_PC,MEN_WR,MEN_RD,LOAD_IR,HALT}=7'b0000100;

回复  fpgaw


  夏老师：
您好！我想请教一下，我在练习一个程序，其中有用到TASK的语句，运行显示多 ...
jinwei99999 发表于 2012-2-23 15:54

您应该认真读一遍我编写的书，分清可综合与不可综合模块的风格。书上写得十分清楚，加上每章后的思考题，您就能明白什么问题造成了您的困惑。

对于那种需要fpga和传感器交互的verilog程序该怎么调试啊

夏老师答：要仔细看这个传感器说明书后才能回答。没有说明书，不好回答。

YUV422到RGB如何转换的啊？

夏老师，您好：
请问我是一名应届毕业生，比较热衷于FPGA的开发，熟练VHDL，同时现在也开始学Verilog HDL了，想从事FPGA方向的工作，不知道该找个怎么样的工作，现在，毕竟没有工作经验，请问我应该先找一个什么样的工作呢？谢谢！！

YUV422到RGB如何转换的啊？
ddd 发表于 2012-2-29 08:57

在网上搜一下就可找到这两种图像文件不同格式之间的转换。
http://wuxizazhi.cnki.net/Search/DSSS2009S2034.html
上有从RGB到YUV422的转换，知道了这个转换反过来转即可。具体细节烦琐，一言难尽。只是文件二进制表示的格式不同而已。