至芯科技【夏宇闻教授专栏】与你一起搞定FPGA设计！

夏老师
我用modelsim 仿真lpm_rom时出现以下问题 请帮我分析下 谢谢   程序用vhdl编写 rom使用mif格式
# Cannot continue because of fatal error.
# HDL call sequence:
# Stopped at C:/altera/11.1/modelsim_ase/win32aloem/../altera/vhdl/src/altera_mf/altera_mf.vhd 40040 Subprogram read_my_memory
# called from  C:/altera/11.1/modelsim_ase/win32aloem/../altera/vhdl/src/altera_mf/altera_mf.vhd 41612 Process MEMORY

夏老师
我用modelsim 仿真lpm_rom时出现以下问题 请帮我分析下 谢谢   程序用vhdl编写 rom使用mif格式
# ...
gaiya111 发表于 2012-3-8 15:18

可能您的宏库安装路径不正确或与Modelsim的搜索路径不一致。您进入仿真工具的路径与您设计文件的路径，工具无法解析。

谢谢夏老师 昨天下午问题已经解决了 mif文件原来放在C盘目录下  换到D盘 就没问题了

谢谢夏老师 昨天下午问题已经解决了 mif文件原来放在C盘目录下  换到D盘 就没问题了
gaiya111 发表于 2012-3-9 08:47

解决了就好。经验需要慢慢积累，克服困难就是积累经验的过程。

ISE综合后资源问题
verilog程序经ISE 综合后LUT和reg使用过多，请问程序怎样优化可以降低这两方面资源？

ISE综合后资源问题
verilog程序经ISE 综合后LUT和reg使用过多，请问程序怎样优化可以降低这两方面资源？
guanguan 发表于 2012-3-15 11:41

先确定算法是否合理，精度是否过高，再确定架构，数据处理流先确定，是否有可以多次利用的宏单元，再安排控制流充分利用已有资源。总之需要设计者有较广的知识面，包括计算机体系结构、并行处理、数字算术等领域的知识，还要活学活用。

想问一个问题：在testbench中可以指定某个固定的时间之后再例化函数的吗？

夏老师：在我的设计中要计算一个数据里1的个数，而这个数据有一百位，它是这样组成的，00000....11111，从低到高，数据由0变为1，那么这种情况下，我应该怎样做？纯粹采用编码的形式可不可以呢？这样会不会占用很多的资源？

想问一个问题：在testbench中可以指定某个固定的时间之后再例化函数的吗？
ccs 发表于 2012-3-16 10:08

在testbench中可以用initial块实现延迟固定时间后才执行某个赋值操作，或执行一个任务或函数。但实例的引用，也就是模块的例化，其含义是一个硬件模块的引用，与initial是并行的块语句，永远在起作用，如同硬件电路一样，没有办法延迟执行。

夏老师：在我的设计中要计算一个数据里1的个数，而这个数据有一百位，它是这样组成的，00000....11111，从低 ...
玻色子 发表于 2012-3-16 16:52

这个计算可以用一百个时钟周期，还是1个时钟周期?前者所用资源不多，后者要用很大规模的组合逻辑。