至芯科技【夏宇闻教授专栏】与你一起搞定FPGA设计！

回复 276# yuexinwei


    你好：
我也是一个FPGA新手，我用的学习班也是SPARTAN—3E，但是板子随身带的资料不多，我现在只有他的中文实例教程，没有其他程序的例程，比如：流水灯、LCD、等，不知道您有这方面的现成例子吗？我用的也是夏雨闻老师的蓝色教程。谢谢您！~~希望共同进步！~~~

谢谢，老师 ，我有个spartan3E的开发板，是这个开发板配套的书上的。最近两个星期来，都是在板子上实现一些 ...
yuexinwei 发表于 2012-3-22 09:40

不用看很多书，认真读我编写的书就可入门，每章后的思考题认真想一想，做一做仿真，下到开发板上走一走，看看效果，再认真思考书上的重点。反复几次。书后面的练习，包括例子必须自己动手做一遍仿真。前仿后仿都要做。分析有些什么不同。一直做到第十六、十七章，就可以做一些接口的小项目。总之学习方法非常重要，入门后，再读十八章一个小RlSC CPU的设计，全面了解设计过程和软件硬件的协同调试的概念。就可以做算法有关的课题。当然有关算法计算过程和并行处理的概念还需要不断学习。

夏老师，你好！
Verilog表示小数可采用数的定标来实现。我现在的问题是：
代码里我需要进行数的乘法和加法 ...
aikimi7 发表于 2012-3-26 16:41

我看不懂您提出的问题，数在硬件中都用1和0的序列表示，无论浮点数、带小数或不带小数的、有符号的和没符号的都一样，关键是如何理解这个序列，您必须认真读过数字基础课中有关数的表示一章，有的教课书太简单，只能知道最基本的，复杂的如浮点数的表示和计算等要找经典的原文书来看，看完就彻底明白了。现在您只能有个概念，从您的提问，我可以了解您对数的基本概念也是模糊不清的。

回复  yuexinwei


    你好：
我也是一个FPGA新手，我用的学习班也是SPARTAN—3E，但是板子随身带的资 ...
diligent 发表于 2012-3-26 20:38

不用看很多书，认真读我编写的书就可入门，每章后的思考题认真想一想，做一做仿真，下到您买的开发板上走一走，看看效果，再认真思考书上的重点。反复几次。书后面的练习，包括例子必须自己动手做一遍仿真。前仿后仿都要做。分析有些什么不同。一直做到第十六、十七章，就可以做一些接口的小项目。总之学习方法非常重要，入门后，再读十八章一个小RlSC CPU的设计，全面了解设计过程和软件硬件的协同调试的概念。就可以做算法有关的课题。当然有关算法计算过程和并行处理的概念还需要不断学习。

夏老师，您好，我verilog初学者，在学习中遇到个问题想请教您
我最近做一个加法器通过串口通信实现，发送和接收模块编译通过也仿真成功。
在整合的过程中遇到两个问题
1、在输入两个加数时想知道如何能让接收端先后接收RXD输入的不同的信号？我试过延时后面调用第二次接收模块，编译不通过。也想过用第一个数的终止信号作为
   开始输入第二个数的判断条件，得到的结果还是不对。
   或者有别的办法？
2、在两数相加遇到进位时我用了两次发送模块，测试后发现能计算出结果，却不能输出TXD，两个发送模块的TXD分别用了TXD1，TXD2，这样对吗？如果不区分的
   话，编译是错误提示的意思是不能同时将两个数赋值给TXD[0]……
   不知道该怎么办了……

顺便附上我的顶层模块，请您帮我看看，有哪些问题，谢谢您！

夏老师，您好：
        我是刚学Verilog不久，最近一直在研究FPGA的串口通讯问题，但是编写的接收程序不能满足要求，希望能得到老师的帮助，谢谢！
        我需要完成连续接收从PC机上发送的四个字节内容，但是，程序的运行结果不是我想要的结果，麻烦夏老师帮我看看，谢谢~~~
`timescale 1ns / 1ps
module zuhe_rx(
                                clk,rst_n,
                                rs232_rx,
                                rx_data1,rx_data2,rx_data3,rx_data4,
                                rx_int,
                                clk_bps,bps_start
                        );

input clk;                        // 25MHz主时钟
input rst_n;                //低电平复位信号
input rs232_rx;                // RS232接收数据信号
input clk_bps;                // clk_bps的高电平为接收或者发送数据位的中间采样点
output bps_start;                //接收到数据后，波特率时钟启动信号置位

//---------------------------------------------------------------
output[7:0] rx_data1;        //接收数据寄存器，保存直至下一个数据来到
output[7:0] rx_data2;
output[7:0] rx_data3;
output[7:0] rx_data4;
output rx_int;                //接收数据中断信号,接收到数据期间始终为高电平
//----------------------------------------------------------------
reg  [7:0] rx_data1;     //接收的一个字节；
reg  [7:0] rx_data2;     //接收的二个字节；
reg  [7:0] rx_data3;     //接收的三个字节；
reg  [7:0] rx_data4;     //接收的四个字节；
//wire [7:0] rx_data;      

//----------------------------------------------------------------
reg rs232_rx0,rs232_rx1,rs232_rx2,rs232_rx3;        //接收数据寄存器，滤波用
wire neg_rs232_rx;                                    //表示数据线接收到下降沿

always @ (posedge clk or negedge rst_n)
begin
        if(!rst_n) begin
                        rs232_rx0 <= 1'b0;
                        rs232_rx1 <= 1'b0;
                        rs232_rx2 <= 1'b0;
                        rs232_rx3 <= 1'b0;
                end
        else begin
                        rs232_rx0 <= rs232_rx;
                        rs232_rx1 <= rs232_rx0;
                        rs232_rx2 <= rs232_rx1;
                        rs232_rx3 <= rs232_rx2;
                end
end
//下面的下降沿检测可以滤掉<20ns-40ns的毛刺(包括高脉冲和低脉冲毛刺)，
//这里就是用资源换稳定（前提是我们对时间要求不是那么苛刻，因为输入信号打了好几拍）
//（当然我们的有效低脉冲信号肯定是远远大于40ns的）
assign neg_rs232_rx = rs232_rx3 & rs232_rx2 & ~rs232_rx1 & ~rs232_rx0;        //接收到下降沿后neg_rs232_rx置高一个时钟周期


//----------------------------------------------------------------
reg bps_start_r;
reg[1:0] NUM;
initial NUM=2'b00;
reg[3:0] num;        //移位次数
reg rx_int;                //接收数据中断信号,接收到数据期间始终为高电平

//----------------------------------------------------------------


always @ (posedge clk or negedge rst_n)
        if(!rst_n) begin
                        bps_start_r <= 1'bz;
                        rx_int <= 1'b0;
                end
        else if(neg_rs232_rx) begin                //接收到串口接收线rs232_rx的下降沿标志信号
                        bps_start_r <= 1'b1;        //启动串口准备数据接收
                        rx_int <= 1'b1;                        //接收数据中断信号使能                       
                end
        else if(num==4'd12) begin                //接收完有用数据信息
                        bps_start_r <= 1'b0;        //数据接收完毕，释放波特率启动信号
                        rx_int <= 1'b0;                        //接收数据中断信号关闭
                end
assign bps_start = bps_start_r;

//----------------------------------------------------------------
reg[7:0] rx_data_r [0:3];                //串口接收数据寄存器，保存直至下一个数据来到

//----------------------------------------------------------------

reg[7:0] rx_temp_data;        //当前接收数据寄存器
reg [2:0] i;
reg Start;
initial i=2'b00;
initial Start=1'b0;

always @ (posedge clk or negedge rst_n)
        if(!rst_n)
        begin
                        rx_temp_data <= 8'd0;
                        num <= 4'd0;
                        i <= 3'b000;
        end
        else if(rx_int)
        begin                                        //接收数据处理
                if(clk_bps)
                        begin                                        //读取并保存数据,接收数据为一个起始位，8bit数据，1或2个结束位               
                                num <= num+1'b1;
                                case (num)
                                                4'd1: rx_temp_data[0] <= rs232_rx;        //锁存第0bit
                                                4'd2: rx_temp_data[1] <= rs232_rx;        //锁存第1bit
                                                4'd3: rx_temp_data[2] <= rs232_rx;        //锁存第2bit
                                                4'd4: rx_temp_data[3] <= rs232_rx;        //锁存第3bit
                                                4'd5: rx_temp_data[4] <= rs232_rx;        //锁存第4bit
                                                4'd6: rx_temp_data[5] <= rs232_rx;        //锁存第5bit
                                                4'd7: rx_temp_data[6] <= rs232_rx;        //锁存第6bit
                                                4'd8: rx_temp_data[7] <= rs232_rx;        //锁存第7bit
                                                default: ;
                                        endcase
                        end
                  else if(num == 4'd12)
                   begin                                                     //我们的标准接收模式下只有1+8+1(2)=11bit的有效数据
                                num <= 4'd0;                                 //接收到STOP位后结束,num清0
                                i <= i+1;       
//                                Start =(i==4)?1'b1:1'b0;
                               
                        end
        end
//------------------------------------------------------------------
always @(posedge clk or negedge rst_n)
     if(!rst_n)
         begin
            rx_data_r[0] <= 8'd0;
                        rx_data_r[1] <= 8'd0;
                        rx_data_r[2] <= 8'd0;
                        rx_data_r[3] <= 8'd0;
                 end
         else if(num==12)
             begin
             case(i)                                      //把数据锁存到数据寄存器rx_data_r中                                                    
                                3'b000:  rx_data_r[0]<= rx_temp_data;
                                3'b001:  rx_data_r[1]<= rx_temp_data;
                                3'b010:  rx_data_r[2]<= rx_temp_data;
                                3'b011:  rx_data_r[3]<= rx_temp_data;
                                default:;
                     endcase
                  end
always @(i)
           if(i==4)
                        begin
            rx_data1<=rx_data_r[0];
                        rx_data2<=rx_data_r[1];
                        rx_data3<=rx_data_r[2];
                        rx_data4<=rx_data_r[3];
//                        Start <= 1'b0;
                        end
        else
                begin
            rx_data1<=8'b0;
                        rx_data2<=8'b0;
                        rx_data3<=8'b0;
                        rx_data4<=8'b0;
                        end
                       

endmodule

夏老师，您好，我刚刚接触FPGA，现在我需要做一个动态可重构，用两个FPGA实现两种算法的动态切换，也就是要用一个控制另一个实现动态重构，我现在只是把这两种逻辑的Verilog代码弄好了，能教教我接下来怎么做吗，给我讲一下具体的思路和流程？怎么实现可重构？希望您能指点一下我这个菜鸟。。。拜谢，感谢万分！

回复 1# fpgaw
我要做一个动态可重构，用两个FPGA实现两种算法的动态切换，也就是用一个FPGA控制另一个FPGA实现两种逻辑的切换，我现在只是把这两种的Verilog代码弄好了，夏老师能教教我接下来怎么做吗，希望夏老师能给我讲一下具体的思路和流程？怎么实现可重构？怎么配置？最好给我一些资料。。。拜谢，感谢万分

夏老师 ，您好 我用的 DE4(Stratix IV GX EP4SGX230)开发板，其中有个例子调用了altpll和altgx   不知道怎么用modelsim仿真该例子，我是初学者  ，希望详细讲解下

夏老师，您好，我verilog初学者，在学习中遇到个问题想请教您
我最近做一个加法器通过串口通信实现，发送和 ...
hjchen 发表于 2012-3-28 12:53

你如果没有认真读过并彻底理解我书上第16章和第17章的内容，不要开始做任何比较复杂的项目。因为你不能理解数字系统的基本设计方法，我也无从下手来指导您的设计。读懂这二章中每一段代码的细节，按思考题要求独立编写一个页面读写的接口和多几条指令的RlSC CPU，否则您不可能理解真实的设计途径，自己乱写，没办法验证，如何能设计出功能完善正确的电路呢? 要理解设计方法学的概念，不仅仅是语法，这是一个完整的设计体系，可以帮助您发现问题改进设计直至完善。