至芯科技【夏宇闻教授专栏】与你一起搞定FPGA设计！

谢谢夏老师

回复 329# 夏宇闻
谢谢夏老师     实验成功了     但是在实验中出现了一个小问题     想请教下    为什么我用always @( rx_dataout)就没有实验结果（LED灯不亮）     
  用always @(posedge rx_dataout)才实现呢        结果验证部分的代码

1. 
   
2. 
   
3. reg [31:0] rx_dataout=32'h00;
   
4. reg [7:0]  LED=8'b00000000;
   
5. reg [31:0] a=32'b00000010000000000000000000000000;
   
6.        
   
7.         always @ (posedge OSC_50_BANK3)  //OSC_50_BANK3是时钟
   
8.         rx_dataout=rx_dataout+1'b1;       
   
9. 
   
10.         always @(posedge rx_dataout)
    
11.   begin
    
12.     a<=a+1'b1;
    
13.   if  (a==32'b10000000000000000000000000000000)
    
14.    
    
15.    LED<=8'b11111110;
    
16.       else if  (a==32'b01000000000000000000000000000000)
    
17.    LED<=8'b11111101;
    
18.            else if  (a==32'b00100000000000000000000000000000)
    
19.    LED<=8'b11111011;
    
20.                 else if  (a==32'b00010000000000000000000000000000)
    
21.    LED<=8'b11110111;
    
22.                 else if  (a==32'b00001000000000000000000000000000)
    
23.    LED<=8'b11101111;
    
24.             else if  (a==32'b00000100000000000000000000000000)
    
25.    LED<=8'b11011111;
    
26.             else if  (a==32'b00000010000000000000000000000000)
    
27.    LED<=8'b00111111;
    
28.   
    
29. else  LED<=LED;
    
30. end
    
31.        
    
32. endmodule

复制代码

回复  夏宇闻
谢谢夏老师     实验成功了     但是在实验中出现了一个小问题     想请教下    为什么我用 ...
tjy389945230 发表于 2012-6-4 17:15

成功的综合后产生时序逻辑，而不成功的综合后产生组合逻辑，它的计数器是不能计数的。沿触发与电平触发对应的电路完全不同。虽然您调试成功，但您应该认真看书理解Verilog语言的仿真和综合的基本知识和数字系统的基本结构后才能真正学会。现在被您碰巧做成了。其实您还一点没懂，编写代码的水准很低，可以看出您是一个爱动手不爱动脑的学生。爱动手是优点。但不看书或不仔细看书、不思考总不能算是优点吧。这个缺点会阻碍您的水平提高，如果不及时改正，您只能做一些低级的不可靠的系统。不可能承担复杂的要求高的设计。

回复 333# 夏宇闻


    谢谢夏老师   最开始是准备用组合逻辑的
  always @( rx_dataout)
case （rx_dataout）
   32'b10000000000000000000000000000000： LED=8'b11111110;
   ......
  
不过没成功    改着改着就没注意了      还是要多多学习啊

今天看了一下quartus的sopc方面的介绍，发现可以用fpga实现用c语言编写的程序，有一个问题sopc嵌入软核主要是用来干啥，侧重点是啥，自己用verilog hdl语言写的程序的语言的有啥特点，主要适用于？

今天看了一下quartus的sopc方面的介绍，发现可以用fpga实现用c语言编写的程序，有一个问题sopc嵌入软核主要 ...
a11835 发表于 2012-6-9 20:17

SOPC嵌入软核是指一个可根据需要可裁剪的CPU和配套的总线固件，可以利用开发工具中的Qsys软件，将嵌入软核和配套组件构造计算机主系统，编写c语言程序，运行该计算机系统，还可以用Verilog语言构造自己设计的硬件，在FPGA中实现一个附合自己独特要求的完整系统。

请问夏老师
有什么约束可以使两个CLB之间用长线连接，我发现不用约束的话ISE会自动用短线连接

请问夏老师
有什么约束可以使两个CLB之间用长线连接，我发现不用约束的话ISE会自动用短线连接
117454615 发表于 2012-6-11 13:50

只能人工修改版图。约束只能用更短的连接线。

夏老师,你好,我在IDE中建立工程时遇到不能建立工程的情况，提示：The software settings (STF) file associated with this project is damaged. This may be fixed by copying your source files into a new C/C++ application project. For more details see the error log.

夏老师,你好,我在IDE中建立工程时遇到不能建立工程的情况，提示：The software settings (STF) file associ ...
ddd 发表于 2012-6-18 08:54

很可能您建立工程的目录路径上有中文目录。您换一个从硬盘根开始就没有中文名目录的路径来放置您的设计文件，试一试。另外也有可能您的软件安装有问题。总之用SOPC开发工具，无论硬件配置工具，如SopcBuild、QSys 或软件开发环境IDE都需要十二分的耐心，认真阅读说明书，先走通工具所带的几个样板工程，稍做修改，转变为自己的工程。若随意乱改，又不认真读说明书，在未把工具系统的概念、组织、库函数、方法和技巧彻底理解之前，盲目乱试您将浪费大量的时间和精力，很不值得。