至芯科技【夏宇闻教授专栏】与你一起搞定FPGA设计！

关于TDC设计
夏老师：最近我要做个项目，是基于FPGA的专用进位链进行TDC设计，我看了很多资料，其中的推荐 ...
111222 发表于 2011-10-8 05:14

TDC是什么?否则我无法指导。

求教关于2块FPGA板子互相通信的问题
要实现一个CO-SIMULATION，用QUARTUS 编辑控制程序到FPGA，然后用使用 ...
111222 发表于 2011-10-8 05:15

我看不懂您究竟想设计什么?MataLab是数学计算工具，一般在PC上运行，计算结果是数据文件，而FPGA是硬件，它接收的输入数据是数据流，有时钟节拍，输出的也是有时钟节拍的数据流。当然通过SimLink，MatLab可以产生ModelSim认可的数据流，但也只是仿真的数据而已，并非是真的硬件生成的数据流。这如何放在FPGA板上作为另一块FPGA的互动对象呢?请指导。也许高级版的MatLab，通过SimLink可以生成RTL Verilog 代码，如果真是这样那真太好了。不过我曾用过的数学工具与硬件代码设有直接的关系。不过时代在发展，什么都有可能。只是我落伍了。需要各位来拉我一把。不过我已太老了，朽了，一拉就散了!

夏老师：你好；
       在这里我想请教你如何使用ISE工具来做设计；
                                   ...
zxopen88 发表于 2011-10-7 19:20

用ISE和用QUartus的步骤是类似的，但菜单的细节和位置分配有很大的不同，综合后生成的文件名扩展也不同，必须认真查看工具手册多次摸索才能学会。如果有时间最好自己摸索，如果想学得快一些参加一个三天的培训学习就可以了。当然有朋友已经会操作指导您几次也就学会了。

请问一下，vhdl中如何取余数肯做除法啊！急，最好能给个例子

请问夏老师：
我现在要实现一个功能：按键改变一个信号量；
我定义信号signal fre_word_tmp : integer range 0 to 65535  ;
然后在检测到按键后对这个信号进行+1
fre_word_tmp <= fre_word_tmp + 1 ;
这样的操作有什么问题么？仿真的时候这个信号一直不变。
如果换成赋值 fre_word_tmp <= 20 ;仿真的时候就可以变成20,求您帮我解答一下，谢谢

请教夏老师一个问题
when threshold_T    =>

                reg_Tout <= "00"&T_1 + "00"&T_2 + "00"&reg_v_max + "00"&reg_v_max;
               
                n_state <= total_bright_pixel_1;

上面是我状态机中的一个子状态，其中 T_1 、T_2 、 reg_v_max 都是在前面的状态中寄存下来的数。
我用modelsim仿真，仔细观察波形，发现到了这个状态就停止了，而且reg_Tout的值始终是uuuuuuuuuu（10位）。

--reg_Tout <= "00"&T_1 + "00"&T_2 + "00"&reg_v_max + "00"&reg_v_max;  --注释掉
换用下面语句，就成功得到了正确结果。
reg_Tout <= "00"&T_1;

是因为4个数这样相加不合理吗？但是我新建一个工程，用3输入时钟触发实现reg_Tout <= "00"&T_1 + "00"&T_2 + "00"&reg_v_max + "00"&reg_v_max;又能得到正确的结果。期待夏老师的回复！

回复 64# ccs


    有除法器的ip，看看datasheet很快就能用了。

回复 61# 夏宇闻
夏老师：
    您好！TDC就是指时间数字转换器，准确地说我是要测量一小段时间，而这段时间因为给的标准时钟的频率有限，所以不能通过计数法来测量，只能通过FPGA内部的一些延时来计算，但是其延时器件的延时又比较杂乱，如何设计将它的延时弄得比较一致，求夏老师指点！

回复 65# darkness


    我帮人修改过比较复杂的键盘扫描的程序，我们可以相互讨论一下，我的QQ：153400270

夏老师您好，FPGA怎么实现大整数求余运算呢？例如：A%N，A和N的位宽至少为128bit。quartus的综合器好像只能支持到64bit。想请教老师，有没有快速取模算法，使资源和速度达到平衡？