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请问平方加和除法运算如何用verilog实现？

lanpad 发表于 2011-12-1 15:31:30 | 显示全部楼层 |阅读模式

本帖最后由 lanpad 于 2011-12-1 15:38 编辑

要做一个如下运算：
a、b、c、d均为实时输入的变量
全用IP核实现的话需要8个乘法器和一个除法器的IP核
且延时特别大

请问高手们是否有快速一些的近似算法？

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I2C 发表于 2011-12-3 03:50:53 | 显示全部楼层

将问题发到这里 http://www.fpgaw.com/thread-14188-1-1.html

FPGA工程师就业培训班（保就业）

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