FPGA基础知识2

FPGA基础知识2
这将使你在设计的初始阶段就和布局工程师一起工作，共同规划PCB的走线、冗余规划、散热问题和信号完整性。FPGA工具可能可以在这些方面提供帮助，并协助你解决这些问题，因此你必须确保了解你的工具包的功能。

　　你咨询一位布局专家的时间越晚，你就越有可能需要去处理一些复杂的问题和设计反复，而这些可能可以通过一些前期分析加以避免。一旦你实现了满意的信号分配，你就要用限制文件锁定它们。

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　　基于CMOS的设计主要消耗三类切率：内部的（短路）、漏电的（静态的）以及开关的（电容）。当门电路瞬变时，VDD与地之间短路连接消耗内部功率。漏电功耗是CMOS工艺普遍存在的寄生效应引起的。而开关功耗则是自负载电容,放电造成的。开关功耗与短路功耗合在一起称为动态功耗。下面介绍降低静态功耗和动态功耗的设计技巧。

　　降低静态功耗

　　虽然静态电流与动态电流相比可以忽略不计，然而对电池供电的手持设备就显得十分重要，在设备通电而不工作时更是如此。静态电流的因素众多，包括处于没有完全关断或接通的状态下的I/O以及内部晶体管的工作电流、内部连线的电阻、输入与三态电驱动器上的拉或下拉电阻。在易失性技术中，保持编程信息也需一定的静态功率。抗熔断是一种非易失性技术，因此信息存储不消耗静态电流。

　　下面介绍几种降低静态功耗的设计方法：

　　◇驱动输入应有充分的电压电平，因而所有晶体管都是完全通导或关闭的。

　　◇由于I/O线上的上拉或下拉电阻要消耗一定的电流，因此尽量避免使用这些电阻。

　　◇少用驱动电阻或双极晶体管，这些器件需维持一个恒定电流，从而增加了静态电流。

　　◇将时钟引脚按参数表推荐条件连接至低电平。悬空的时钟输入会大大增加静态电流。

　　◇在将设计划分为多个器件时，减少器件间I/O的使用。

　　eX器件LP方式引脚的使用

　　Actel eX系列设计了特殊的低功率“休眠”模式。在该引脚驱动至高电平800ns后，器件进入极低功率待机模式，待机电流小于100μA。在低功率模式下，所有I/O（除时钟输入外）都处于三态，而内核全部断电。由于内核被断电，触发器中存储的信息会丢失，在进入工作模式（在引脚驱动至低平200ms后）时，用户需再次对器件初始化。同样，用户也应关闭所有通过CLKA、CLKB以及HCLK输入的时钟。然而这些时钟并不处于三态，时钟就可进入器件，从而增加功耗，因此在低功率模式下，时钟输入必须处于逻辑0或逻辑1。

　　有时用户很难阻止时钟进入器件。在此场合，用户可使用与CLKA或CLKA相邻的正常输入引脚并在设计中加进CLKINT。这样，时钟将通过靠近时钟引脚的正常输入进入器件，再通过CLKINT向器件提供时钟资源。

　　采用这种输入电路后，由于常规I/O是三态的，因此用户不必担心时钟进入器件。当然，增加一级门电路会产生0.6ns的较大时钟延时，幸好这在多数低功率设计中是可以接受的。注意应将与CLKINT缓冲器相关的CLKA或CLKB引脚接地。

　　此外还要注意，CLKINT只可用作连线时钟，HCLK并不具备将内部走线网连接到HCLK的能力，因而HCLK资源不能被常规输入驱动。换句话说，如果使用LP引脚就不能使用HCLK；使用HCLK时就应在外部截断时钟信号。

　　降低动态功耗

　　动态功耗是在时钟工作且输入正在开关时的功耗。对CMOS电路，动态功耗基本上确定了总功耗。动态功耗包括几个成分，主要是电容负载充电与放电（内部与I/O）以及短路电流。多数动态功率是内部或外部电容向器件充、放电消耗的。如果器件驱动多个I/O负载，大量的动态电流构成总功耗的主要部分。

　　对设计中给定的驱动器，动态功耗由下式计算

　　p=CL×V 2 DD×f

　　式中，CL是电容负载，VDD是电源电压，f则是开关频率。总功耗是每个驱动器功耗之总和。

　　由于VDD是固定的，降低内部功耗就要降低平均逻辑开关频率，减少每个时钟沿处的逻辑开关总数、减少连线网络，特别是高频信号连线网络中的电容值。对低功率设计，需要从系统至工艺的每个设计级别中采取相应预防措施，级别越高，效果越好。