DDR2 SDRAM方面资料

DDR2 SDRAM方面资料

你看看有没有用：
// Quartus II Verilog Template
// Simple Dual Port RAM with separate read/write addresses and
// single read/write clock

module simple_dual_port_ram_single_clock
#(parameter DATA_WIDTH=8, parameter ADDR_WIDTH=6)
(
input [(DATA_WIDTH-1):0] data,
input [(ADDR_WIDTH-1):0] read_addr, write_addr,
input we, clk,
output reg [(DATA_WIDTH-1):0] q
);

// Declare the RAM variable
reg [DATA_WIDTH-1:0] ram[2**ADDR_WIDTH-1:0];

always @ (posedge clk)
begin
  // Write
  if (we)
   ram[write_addr] <= data;

  // Read (if read_addr == write_addr, return OLD data). To return
  // NEW data, use = (blocking write) rather than <= (non-blocking write)
  // in the write assignment.  NOTE: NEW data may require extra bypass
  // logic around the RAM.
  q <= ram[read_addr];
end

endmodule
还有这个：
// Quartus II Verilog Template
// Simple Dual Port RAM with separate read/write addresses and
// separate read/write clocks

module simple_dual_port_ram_dual_clock
#(parameter DATA_WIDTH=8, parameter ADDR_WIDTH=6)
(
input [(DATA_WIDTH-1):0] data,
input [(ADDR_WIDTH-1):0] read_addr, write_addr,
input we, read_clock, write_clock,
output reg [(DATA_WIDTH-1):0] q
);

// Declare the RAM variable
reg [DATA_WIDTH-1:0] ram[2**ADDR_WIDTH-1:0];

always @ (posedge write_clock)
begin
  // Write
  if (we)
   ram[write_addr] <= data;
end

always @ (posedge read_clock)
begin
  // Read
  q <= ram[read_addr];
end

endmodule

关于SDRAM的一点总结
SDRAM工作过程：

1. 上电稳定后经过8个刷新周期，进入模式寄存器设置（MRS），确定芯片的工作模式，CL，BL，突发传输方式。

2. 行有效，同时进行了片选和BANK选择工作。CS RAS有效 CAS WE无效，地址线和BA上选择相应的BANK和行（有些文档中将这两种都归为地址线，BA为地址的最高位）。

3. 列读写，当行有效后，选择需要的列进行读或写操作，CAS有效，RAS无效，地址线上为列地址，WE信号决定了究竟是读还是写操作。

SDRAM中的一些重要知识：

1. tRCD，RAS到CAS的延迟，也就是说当行有效后不能在下一个时钟周期就进行读写操作，而是要等待一定的时间，这个时间就是tRCD，一般为2个或3个时钟周期。

2. CL，读取潜伏期，读取过程中当CAS到达后并不能马上将数据输出到IO总线上，而是要经过一定的时间，这个时间就是CL，它是由于信号要经过放大等处理造成的，它的数值可以在MRS中改变，单位是芯片时钟周期。

3. 写入操作是没有任何延迟的，在CAS发出后数据就可以发出SDRAM

4. 利用设置BL可以连续传送一组数据而不需要给出相应的地址只要给出第一个数据的地址就可以了。

5. 预充电过程，当选择同一BANK的不同行的时候就要进行预充电操作，一般为2个时钟周期。

6. 刷新过程分两种，一种是自动刷新还有一种是自刷新。提高SDRAM效率必须要尽量减少以上提到的各种时间造成数据的延迟。

一、 SDRAM内存模组与基本结构
我们平时看到的SDRAM都是以模组形式出现，为什么要做成这种形式呢？这首先要接触到两个概念：物理Bank与芯片位宽。

PC133时代的168pin SDRAM DIMM
1、 物理层P-Bank
传统内存系统为了保证CPU的正常工作，必须一次传输完CPU在一个传输周期内所需要的数据。而CPU在一个传输周期能接受的数据容量就是CPU数据总线的位宽，单位是bit（位）。当时控制内存与CPU之间数据交换的北桥芯片也因此将内存总线的数据位宽等同于CPU数据总线的位宽，而这个位宽就称之为物理层（Physical Bank，下文简称P-Bank）的位宽。所以，那时的内存必须要组织成P-Bank来与CPU打交道。资格稍老的玩家应该还记得Pentium刚上市时，需要两条72pin的SIMM才能启动，因为一条72pin -SIMM只能提供32bit的位宽，不能满足Pentium的64bit数据总线的需要。直到168pin-SDRAM DIMM上市后，才可以使用一条内存开机。下面将通过芯片位宽的讲述来进一步解释P-Bank的概念。
不过要强调一点，P-Bank是SDRAM及以前传统内存家族的特有概念，在RDRAM中将以通道（Channel）取代，而对于像Intel E7500那样的并发式多通道DDR系统，传统的P-Bank概念也不适用。

2、 芯片位宽
上文已经讲到SDRAM内存系统必须要组成一个P-Bank的位宽，才能使CPU正常工作，那么这个P-Bank位宽怎么得到呢？这就涉及到了内存芯片的结构。
每个内存芯片也有自己的位宽，即每个传输周期能提供的数据量。理论上，完全可以做出一个位宽为64bit的芯片来满足P-Bank的需要，但这对技术的要求很高，在成本和实用性方面也都处于劣势。所以芯片的位宽一般都较小。台式机市场所用的SDRAM芯片位宽最高也就是16bit，常见的则是8bit。这样，为了组成P-Bank所需的位宽，就需要多颗芯片并联工作。对于16bit芯片，需要4颗（4×16bit=64bit）。对于8bit芯片，则就需要8颗了。

以上就是芯片位宽、芯片数量与P-Bank的关系。P-Bank其实就是一组内存芯片的集合，这个集合的容量不限，但这个集合的总位宽必须与CPU数据位宽相符。随着计算机应用的发展，一个系统只有一个P-Bank已经不能满足容量的需要。所以，芯片组开始可以支持多个P-Bank，一次选择一个P-Bank工作，这就有了芯片组支持多少（物理）Bank的说法。而在Intel的定义中，则称P-Bank为行（Row），比如845G芯片组支持4个行，也就是说它支持4个P-Bank。另外，在一些文档中，也把P-Bank称为Rank（列）。
回到开头的话题，DIMM是SDRAM集合形式的最终体现，每个DIMM至少包含一个P-Bank的芯片集合。在目前的DIMM标准中，每个模组最多可以包含两个P-Bank的内存芯片集合，虽然理论上完全可以在一个DIMM上支持多个P-Bank，比如SDRAM DIMM就有4个芯片选择信号（Chip Select，简称片选或CS），理论上可以控制4个P-Bank的芯片集合。只是由于某种原因而没有这么去做。比如设计难度、制造成本、芯片组的配合等。至于DIMM的面数与P-Bank数量的关系，面数≠P-Bank数，只有在知道芯片位宽的情况下，才能确定P-Bank的数量，而这种情况在Registered模组中非常普遍。有关内存模组的设计，将在后面的相关章节中继续探讨。
第3页：SDRAM与内存基础概念（二）
二、 SDRAM内存芯片的内部结构
1、逻辑Bank与芯片位宽
讲完SDRAM的外在形式，就该深入了解SDRAM的内部结构了。这里主要的概念就是逻辑Bank。简单地说，SDRAM的内部是一个存储阵列。因为如果是管道式存储（就如排队买票），就很难做到随机访问了。
阵列就如同表格一样，将数据“填”进去，你可以把它想象成一张表格。和表格的检索原理一样，先指定一个行（Row），再指定一个列（Column），我们就可以准确地找到所需要的单元格，这就是内存芯片寻址的基本原理。对于内存，这个单元格可称为存储单元,那么这个表格（存储阵列）叫什么呢？它就是逻辑Bank（Logical Bank，下文简称L-Bank）。

L-Bank存储阵列示意图
由于技术、成本等原因，不可能只做一个全容量的L-Bank，而且最重要的是，由于SDRAM的工作原理限制，单一的L-Bank将会造成非常严重的寻址冲突，大幅降低内存效率（在后文中将详细讲述）。所以人们在SDRAM内部分割成多个L-Bank，较早以前是两个，目前基本都是4个，这也是SDRAM规范中的最高L-Bank数量。到了RDRAM则最多达到了32个，在最新DDR-Ⅱ的标准中，L-Bank的数量也提高到了8个。
这样，在进行寻址时就要先确定是哪个L-Bank，然后再在这个选定的L-Bank中选择相应的行与列进行寻址。可见对内存的访问，一次只能是一个L-Bank工作，而每次与北桥交换的数据就是L-Bank存储阵列中一个“存储单元”的容量。在某些厂商的表述中，将L-Bank中的存储单元称为Word（此处代表位的集合而不是字节的集合）。
从前文可知，SDRAM内存芯片一次传输率的数据量就是芯片位宽，那么这个存储单元的容量就是芯片的位宽（也是L-Bank的位宽），但要注意，这种关系也仅对SDRAM有效，原因将在下文中说明。

2、内存芯片的容量
现在我们应该清楚内存芯片的基本组织结构了。那么内存的容量怎么计算呢？显然，内存芯片的容量就是所有L-Bank中的存储单元的容量总和。计算有多少个存储单元和计算表格中的单元数量的方法一样：
存储单元数量=行数×列数（得到一个L-Bank的存储单元数量）×L-Bank的数量
在很多内存产品介绍文档中，都会用M×W的方式来表示芯片的容量（或者说是芯片的规格/组织结构）。M是该芯片中存储单元的总数，单位是兆（英文简写M，精确值是1048576，而不是1000000），W代表每个存储单元的容量，也就是SDRAM芯片的位宽（Width），单位是bit。计算出来的芯片容量也是以bit为单位，但用户可以采用除以8的方法换算为字节（Byte）。比如8M×8，这是一个8bit位宽芯片，有8M个存储单元，总容量是64Mbit（8MB）。

不过，M×W是最简单的表示方法。下图则是某公司对自己内存芯片的容量表示方法，这可以说是最正规的形式之一。

业界正规的内存芯片容量表示方法
我们可以计算一下，结果可以发现这三个规格的容量都是128Mbit，只是由于位宽的变化引起了存储单元的数量变化。从这个例子就也可以看出，在相同的总容量下，位宽可以采用多种不同的设计。
3、与芯片位宽相关的DIMM设计
为什么在相同的总容量下，位宽会有多种不同的设计呢？这主要是为了满足不同领域的需要。现在大家已经知道P-Bank的位宽是固定的，也就是说当芯片位宽确定下来后，一个P-Bank中芯片的个数也就自然确定了，而前文讲过P-Bank对芯片集合的位宽有要求，对芯片集合的容量则没有任何限制。高位宽的芯片可以让DIMM的设计简单一些（因为所用的芯片少），但在芯片容量相同时，这种DIMM的容量就肯定比不上采用低位宽芯片的模组，因为后者在一个P-Bank中可以容纳更多的芯片。比如上文中那个内存芯片容量标识图，容量都是128Mbit，合16MB。如果DIMM采用双P-Bank+16bit芯片设计，那么只能容纳8颗芯片，计128MB。但如果采用4bit位宽芯片，则可容纳32颗芯片，计512MB。DIMM容量前后相差出4倍，可见芯片位宽对DIMM设计的重要性。因此，8bit位宽芯片是桌面台式机上容量与成本之间平衡性较好的选择，所以在市场上也最为普及，而高于16bit位宽的芯片一般用在需要更大位宽的场合，如显卡等，至于4bit位宽芯片很明显非常适用于大容量内存应用领域，基本不会在标准的Unbuffered 模组设计中出现。

正在学DDR2方面的，好多都不明白，赶紧收到这资料，非常感谢！

什么东东》？？？？

这个是IP核的吧

非常感谢分享！！！！！

非常感谢啊 最近也在调试