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clock tree latency

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IPO 发表于 2010-5-15 09:47:16 | 显示全部楼层 |阅读模式
我用virtex5做设计，怎么看他的时钟树上的delay啊？
因为要外接一个SDRAM，所以输出的clock最好跟片内的时钟树平衡，不知道如何加这个delay值，以及该加多少？sta的报告里看了半天没看出来clock的delay到底是多大
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