你是用verilog还是vhdl？

CPLD · 发表于 2010-5-23 11:29:13

你是用verilog还是vhdl？

vhdl · 发表于 2010-6-25 14:34:05

国内学校的教师由于早期接受的ＶＨＤＬ的教育，
所以上课一般都用ＶＨＤＬ，
导致学生用的ＶＨＤＬ，
但是国内公司从２０００年内后就一般都是用Ｖｅｒｉｌｏｇ了。
从另一方面也说明了国内教育的陈旧和老化。

vhdl · 发表于 2010-6-25 14:34:27

论哪一种，其实都只是一个工具而已。关键还是设计思想。
VHDL严谨，建模能力强，适合特大规模的VLSI设计，而Verilog使用灵活，适合大规模VLSI设计。
只是国内的设计规模用Verilog就够了。

weibode01 · 发表于 2010-11-5 14:25:01

所以在国内Verilog是主流的吧

flounding · 发表于 2010-11-24 15:26:46

VHDL并不过时啊

hunao2000 · 发表于 2010-12-9 16:35:33

以前用VHDL，好久不用了，现在正在学Verilog

wangxia6112 · 发表于 2010-12-28 11:00:51

现在用verilog，感觉verilog上手比较简单，跟C语言似地，比较容易理解。也看过一点点VHDL，可能是先看的verilog，所以对VHDL没有太大的理解。

zhangxin0804 · 发表于 2011-1-8 19:00:16

我刚开始学的时候就是接触的VERILOG，学校的EDA课是用的VHDL，，最起码要会1种，能看懂一种吧

无痕 · 发表于 2011-1-11 14:26:51

只要有C语言的基础，本人感觉verilog上手比较简单，

lfshv · 发表于 2011-2-21 17:41:39

verilog+vhdl

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