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fpga论坛|fpga设计论坛»论坛 › › FPGA技术交流 › wire能在定义的同时赋值吗？
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wire能在定义的同时赋值吗？

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ccs 发表于 2010-5-24 13:12:52 | 显示全部楼层 |阅读模式
wire能在定义的同时赋值吗？
wire clk_slow = cnt[23];
对吗？
至芯科技ZX系列开发板正在火爆发售！
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 楼主| ccs 发表于 2010-5-24 13:13:22 | 显示全部楼层
定义时的赋初值应该为常量吧
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 楼主| ccs 发表于 2010-5-24 13:13:46 | 显示全部楼层
可以，一般这种习惯不好
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 楼主| ccs 发表于 2010-5-24 13:14:03 | 显示全部楼层
建议你养成好习惯，不然你以后真正去实现的时候，会出很多问题的
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ghonghu 发表于 2010-5-24 16:50:21 | 显示全部楼层
可以，但是这样不是好的coding style,建议多看看规范的代码
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weibode01 发表于 2010-11-9 11:09:22 | 显示全部楼层
这个FPGA又不是说语句多就不好，还是规范点好
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