新手上路学FPGA

verilog 中可不可以有always 语句中的嵌套always语句啊。

才学，不懂的太多啦；

求高手指点

谢谢

verilog代码可以分两种，可综合代码和不可综合代码。
可综合代码-----顾名思义就是综合成电路网表，意思就是可以生成实际电路；
不可综合代码-----也顾名思义是不可以综合成网表，意思是不。。。。。。
在设计中，两种代码都一样重要，
首先，可综合是我们的目的代码--------------------硬件设计；
其次，不可综合代码可以让我们随意的设计出仿真波形，来对我们的系统进行仿真。如此，代码就容易编写。
从上面的结论：两种代码同样重要，缺一不可！

对于你的问题，always中嵌套always。可综合代码中肯定不可用，不可综合代码中都少见有些always的，更没见过always嵌套的问题了。