FPGA引脚分配问题（DDR2控制器）

本项目使用的是cycloneIII的芯片，利用IP核生成了一个DDR2的控制器，但是再分配引脚的时候产生了如下问题，如
        Error: The assigned location PIN U21 for DQ pin "mem_dq[0]" is not a legal location
                Info: There is no legal DQ location that supports 9 DQ pins
此时才知道，利用ip核时候，输出引脚是需要分配到特定的引脚上面的，，，，
这个倒是没有什么，对于仿真的人员而言，是可以修改的，但是我的程序是跑在自己设计的板子上面的，而且已经制作成功，所以修改引脚分配是木有用的，这才是欲哭无泪的地方啊!!!!
针对于这种情况，有没有其他解决方案，而不是从新设计硬件PCB板的，求助！！！！！

回复 1# yuxuejun1123

请节哀，你有几种选择：
减小位宽，可以不用这个dq引脚；
作为经验教训写进备忘录；
下不为例啊