fpga时序问题，大侠们帮帮忙吧!!!!!

1.Warning: Can't achieve timing requirement Clock Setup: 'hh:inst1|k:inst6|altpll:altpll_component|_clk0' along 2504 path(s). See Report window for details.
2.Warning: Clock period specified in clock requirement for clock "hh:inst1|k:inst6|altpll:altpll_component|_clk0" must be greater than or equal to the I/O edge rate limit of 5.538 ns in the currently selected device
3.Warning: Can't achieve minimum setup and hold requirement hh:inst1|k:inst6|altpll:altpll_component|_clk0 along 209 path(s). See Report window for details.
这是一个程序的警告信息，这种该怎么解决。时序约束的资料我已经看了很多，可以用timequest写max 。min等时序约束。但就是不知道遇到问题该从哪里下手，有没有具体讲时序约束例子的书籍吗？？顺便推荐下吧》》

一般我都忽略这种问题，这个问题是调用pll出现的？那就给输入到pll的时钟加个约束吧

我做的是个高速的东西，先通过pll达到200mhz ，再通过相移技术使频率达到800 mhz，我已经看了很多关于时序约束的资料。但是只是感觉是零散的，联系不在一起，可以推荐那种有具体实例的书籍吗？当clock setup 的slack 为负时，。能帮我分析下这个问题该怎么写时序约束？谢谢

给时钟加条约束，看如果还是没能够解决，
如果是PLL问题，就换芯片吧；
如果是逻辑，则把这个逻辑块再加一级流水，降低组合逻辑的延迟！仅此而已！

用PLL的话，输入时钟要给分配到特定的管脚上，这样可以有效地减少时间延迟。LZ可以查阅芯片的GCLK。看看哪几个是GCLK管脚，然后把PLL的输入连到GCLK管脚上。