Quartus II Qsim仿真受阻，请大家帮忙分析下

我用Verilog写的RS锁存器，程序如下，编译正确
module RS_latch(Q,CLK,R,S);
         input CLK,R,S;
         output Q;
         wire R_g,S_g,Qa,Qb;
         assign R_g=R&CLK;
         assign S_g=S&CLK;
         assign Qa=~(R_g|Qb);
         assign Qb=~(S_g|Qa);
         assign Q=Qa;
endmodule
小弟有两个问题：1、在Qsim中进行functional simulation 感觉功能不对，因为R,S同时为高电平时输出保持，时序波形见附件
                 2、进行timing simulation时，出现错误，不知道什么意思，错误提醒为Error(328063):Run Analysis and Synthesis(quartus_map) through Technology mapping followed by timing analysis(quartus_sta) on top level entity "RS_latch_qsim" before running timing simulation in simulator(quartus_qsim)
我刚开始学习FPGA，这点问题也搞不定，请大家帮忙看下哪出错了，谢谢