fpga设计怎么能消除延迟

用VHDL做了一个分频器，在最后的变量带入clk_out=clock and clk, 输出波形产生了延迟和毛刺，还有，我在前面对信号波记数时，记数器也产生了延迟，请问有什么方法，可以消除延迟？

加个寄存器

数字电路中的中间级“加个寄存器"，能减少传输延时
综合时能根据约束条件自己加的

延时是不可消除的，数据的延迟可以采用dff的方式消除，时钟信号要仔细的消除毛刺。

延时是不可消除的，数据的延迟可以采用dff的方式消除，时钟信号要仔细的消除毛刺。